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1. (WO2018066420) DISPOSITIF SEMICONDUCTEUR
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N° de publication : WO/2018/066420 N° de la demande internationale : PCT/JP2017/034829
Date de publication : 12.04.2018 Date de dépôt international : 27.09.2017
CIB :
H01L 25/07 (2006.01) ,H01L 23/48 (2006.01) ,H01L 25/18 (2006.01)
Déposants : DENSO CORPORATION[JP/JP]; 1-1, Showa-cho, Kariya-city Aichi 4488661, JP
Inventeurs : HAYASHI Hiromasa; JP
TOMOTO Shunsuke; JP
MORI Yusuke; JP
Mandataire : JIN Shunji; JP
Données relatives à la priorité :
2016-19912707.10.2016JP
Titre (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMICONDUCTEUR
(JA) 半導体装置
Abrégé : front page image
(EN) A semiconductor device is provided with: a first chip (10) including a first switching element (12) that limits a flow of electric current in one direction in a current path; a second chip (20) including a second switching element (22) that limits a flow of electric current in the opposite direction to the one direction in the current path; wiring (30) serving as a relay between the first chip and the second chip and thereby forming a part of the current path; a lead frame (40) which comprises a first lead (42) with the first chip fixedly arranged thereon and a second lead (44) with the second chip fixedly arranged thereon, and which forms a current path; and a mold resin (60) which integrally seals the first chip, the second chip, the wiring, and the lead frame. The wiring is a shunt resistance including a resistor (32). The lead frame further includes a sense terminal (100e, 100f, 46) for detecting a voltage drop across the resistor.
(FR) L'invention concerne un dispositif semiconducteur comprenant : une première puce (10) contenant un premier élément de commutation (12) qui limite un flux de courant électrique dans une direction dans un trajet de courant ; une deuxième puce (20) contenant un deuxième élément de commutation (22) qui limite un flux de courant électrique dans la direction opposée à la direction dans le trajet de courant ; un câblage (30) servant de relais entre la première puce et la deuxième puce et formant ainsi une partie du trajet de courant ; une grille de connexion (40) qui comprend un premier conducteur (42) sur lequel la première puce est disposée de manière fixe et un deuxième conducteur (44) sur lequel la deuxième puce est disposée de manière fixe, et qui forme un trajet de courant ; et une résine de moulage (60) qui scelle intégralement la première puce, la deuxième puce, le câblage et la grille de connexion. Le câblage est une résistance shunt qui contient une résistance (32). La grille de connexion comprend en outre une borne de détection (100e, 100f, 46) destinée à détecter une chute de tension aux bornes de la résistance.
(JA) 半導体装置は、電流経路において一方向に電流が流れるのを制限する第1スイッチング素子(12)を有する第1チップ(10)と、電流経路において一方向と反対方向に電流が流れるのを制限する第2スイッチング素子(22)を有する第2チップ(20)と、第1チップと第2チップとを中継することで電流経路の一部を形成する配線(30)と、第1チップが固定配置された第1リード(42)と、第2チップが固定配置された第2リード(44)と、を有し、電流経路を形成するリードフレーム(40)と、第1チップ、第2チップ、配線、及び、リードフレームを一体的に封止するモールド樹脂(60)と、を備える。配線は、抵抗体(32)を有するシャント抵抗であり、リードフレームは、抵抗体による電圧降下を検出するためのセンス端子(100e,100f,46)をさらに有している。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)