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1. (WO2018063752) BOUCLES MULTI-NIVEAUX POUR COMMANDE DE PROCESSEUR INFORMATIQUE
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N° de publication :    WO/2018/063752    N° de la demande internationale :    PCT/US2017/050044
Date de publication : 05.04.2018 Date de dépôt international : 05.09.2017
CIB :
G06F 13/16 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventeurs : RAJWAN, Doron; (IL).
ROTEM, Efraim; (IL).
WEISSMANN, Eliezer; (IL).
ANANTHAKRISHNAN, Avinash N.; (US).
SHAPIRA, Dorit; (IL)
Mandataire : GARZA, John C.; (US).
RICHARDS, Edwin E.; (US).
TROP, Timothy N.; (US).
ROZMAN, Mark J.; (US).
PRUNER JR., Fred G.; (US).
RIFAI, D'Ann Naylor; (US)
Données relatives à la priorité :
15/281,651 30.09.2016 US
Titre (EN) MULTI-LEVEL LOOPS FOR COMPUTER PROCESSOR CONTROL
(FR) BOUCLES MULTI-NIVEAUX POUR COMMANDE DE PROCESSEUR INFORMATIQUE
Abrégé : front page image
(EN)In an embodiment, a processor includes processing cores, and a central control unit to: concurrently execute an outer control loop and an inner control loop, wherein the outer control loop is to monitor the processor as a whole, and wherein the inner control loop is to monitor a first processing core included in the processor; determine, based on the outer control loop, a first control action for the first processing core included in the processor; determine, based on the inner control loop, a second control action for the first processing core included in the processor; based on a comparison of the first control action and the second control action, select one of the first control action and the second control action as a selected control action; and apply the selected control action to the first processing core. Other embodiments are described and claimed.
(FR)Dans un mode de réalisation, un processeur comprend des coeurs de traitement, et une unité de commande centrale pour : exécuter simultanément une boucle de commande externe et une boucle de commande interne, la boucle de commande externe étant destinée à surveiller le processeur dans son ensemble, et la boucle de commande interne étant destinée à surveiller un premier coeur de traitement inclus dans le processeur ; déterminer, sur la base de la boucle de commande externe, une première action de commande pour le premier coeur de traitement inclus dans le processeur ; déterminer, sur la base de la boucle de commande interne, une seconde action de commande pour le premier coeur de traitement inclus dans le processeur ; sur la base d'une comparaison de la première action de commande et de la seconde action de commande, sélectionner la première action de commande ou la seconde action de commande en tant qu'action de commande sélectionnée ; et appliquer l'action de commande sélectionnée sur le premier coeur de traitement. L'invention concerne également d'autres modes de réalisation.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)