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1. (WO2018063741) CIRCUITS DE GÉNÉRATION D'HORLOGE DE MÉMOIRE CACHE PERMETTANT DE RÉDUIRE LA CONSOMMATION D'ÉNERGIE ET LES ERREURS DE LECTURE DANS UNE MÉMOIRE CACHE
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N° de publication : WO/2018/063741 N° de la demande internationale : PCT/US2017/049895
Date de publication : 05.04.2018 Date de dépôt international : 01.09.2017
Demande présentée en vertu du Chapitre 2 : 03.07.2018
CIB :
G06F 12/0864 (2016.01) ,G06F 12/0895 (2016.01) ,G11C 8/18 (2006.01)
[IPC code unknown for G06F 12/0864][IPC code unknown for G06F 12/0895]
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
8
Dispositions pour sélectionner une adresse dans une mémoire numérique
18
Circuits de synchronisation ou d'horloge; Génération ou gestion de signaux de commande d'adresse, p.ex. pour des signaux d'échantillonnage d'adresse de ligne (RAS) ou d'échantillonnage d'adresse de colonne (CAS)
Déposants :
QUALCOMM INCORPORATED [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventeurs :
PHAN, Michael; US
Mandataire :
AYCOCK, Bradley, R.; US
OWENS, JR., Bruce, E.; US
OWENS, Bruce E., Jr.; Withrow & Terranova, PLLC 106 Pinedale Springs Way Cary, North Carolina 27511, US
Données relatives à la priorité :
15/280,32829.09.2016US
Titre (EN) CACHE MEMORY CLOCK GENERATION CIRCUITS FOR REDUCING POWER CONSUMPTION AND READ ERRORS IN CACHE MEMORY
(FR) CIRCUITS DE GÉNÉRATION D'HORLOGE DE MÉMOIRE CACHE PERMETTANT DE RÉDUIRE LA CONSOMMATION D'ÉNERGIE ET LES ERREURS DE LECTURE DANS UNE MÉMOIRE CACHE
Abrégé :
(EN) Cache memory clock generation circuits for reducing power consumption and read errors in cache memory are provided. In one aspect, a cache memory clock generation circuit employs detector circuit configured to receive a way address and generate a one way hit signal indicating if cache read request results in a single way hit. Clock and enable circuit is configured to generate a cache clock signal in response to a system clock signal and a cache enable signal, and generate a cache read enable signal in response to the cache clock signal and a read enable signal. Gating circuit is configured to generate a read clock signal in response to one way hit signal, cache clock signal, and cache read enable signal. Sense amplifier clock generation circuit is configured to generate sense amplifier clock signal in response to the read clock signal having a defined pulse width.
(FR) L'invention concerne des circuits de génération d'horloge de mémoire cache pour réduire la consommation d'énergie et des erreurs de lecture dans une mémoire cache. Selon un aspect, un circuit de génération d'horloge de mémoire cache utilise un circuit de détecteur configuré afin de recevoir une adresse de voie et générer un signal de concordance unidirectionnelle indiquant si une demande de lecture de mémoire cache résulte en une concordance unidirectionnelle. Un circuit d'horloge et de validation est configuré afin de générer un signal d'horloge de cache en réponse à un signal d'horloge de système et à un signal d'activation de mémoire cache, et de générer un signal d'activation de lecture de cache en réponse au signal d'horloge de cache et à un signal de validation de lecture. Le circuit de déclenchement est configuré pour générer un signal d'horloge de lecture en réponse à un signal de concordance unidirectionnelle, au signal d'horloge de cache et au signal d'activation de lecture de cache. Un circuit de génération d'horloge d'amplificateur de détection est configuré afin de générer un signal d'horloge d'amplificateur de détection en réponse au signal d'horloge de lecture ayant une largeur d'impulsion définie.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)