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1. (WO2018063735) CIRCUIT DE RÉDUCTION DE COURANT DE FUITE DANS UNE MÉMOIRE DE CONFIGURATION
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N° de publication : WO/2018/063735 N° de la demande internationale : PCT/US2017/049710
Date de publication : 05.04.2018 Date de dépôt international : 31.08.2017
CIB :
G11C 11/412 (2006.01) ,G11C 11/413 (2006.01)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
11
Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21
utilisant des éléments électriques
34
utilisant des dispositifs à semi-conducteurs
40
utilisant des transistors
41
formant des cellules avec réaction positive, c. à d. des cellules ne nécessitant pas de rafraîchissement ou de régénération de la charge, p.ex. multivibrateur bistable, déclencheur de Schmitt
412
utilisant uniquement des transistors à effet de champ
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
11
Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21
utilisant des éléments électriques
34
utilisant des dispositifs à semi-conducteurs
40
utilisant des transistors
41
formant des cellules avec réaction positive, c. à d. des cellules ne nécessitant pas de rafraîchissement ou de régénération de la charge, p.ex. multivibrateur bistable, déclencheur de Schmitt
413
Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture, la synchronisation ou la réduction de la consommation
Déposants :
ALTERA CORPORATION [US/US]; 101 Innovation Drive San Jose, CA 95134, US
Inventeurs :
NG, Bee, Yee; MY
CHAN, Gaik, Ming; MY
LIU, Ping-Chen; US
LE, Thien; US
Mandataire :
TSAI, Jason; US
Données relatives à la priorité :
15/283,01130.09.2016US
Titre (EN) CIRCUITRY FOR REDUCING LEAKAGE CURRENT IN CONFIGURATION MEMORY
(FR) CIRCUIT DE RÉDUCTION DE COURANT DE FUITE DANS UNE MÉMOIRE DE CONFIGURATION
Abrégé :
(EN) Integrated circuits may include dual mode memory cells. Dual mode memory cells may be operated in a lookup-table mode or a memory mode. A dual mode memory cell may have configuration ports for supporting a configuration operation and user ports for supporting a user mode operation. When performing configuration operations in the memory mode, the configuration ports may be gated off to prevent existing user data from being accessed. Each column of memory cells may be arranged into groups. Each group of memory cells in a column may be connected to a respective local data line, which is connected to a global data line via a switch. The switch may be selectively activated to short the local data line to the global data line. Configured in this hierarchical data line architecture, leakage at the global data line can dramatically be reduced, and the memory cell read margin is improved.
(FR) L'invention concerne des circuits intégrés pouvant comprendre des cellules de mémoire bimode. Des cellules de mémoire bimode peuvent fonctionner dans un mode table de consultation ou dans un mode mémoire. Une cellule de mémoire bimode peut comprendre des ports de configuration pour prendre en charge une opération de configuration et des ports d'utilisateur pour prendre en charge une opération en mode utilisateur. Lors de la réalisation d'opérations de configuration en mode mémoire, les ports de configuration peuvent être désactivés pour empêcher l'accès à des données d'utilisateur existantes. Chaque colonne de cellules de mémoire peut être agencée en groupes. Chaque groupe de cellules de mémoire dans une colonne peut être relié à une ligne de données locale respective, laquelle est reliée à une ligne de données globale par l'intermédiaire d'un commutateur. Le commutateur peut être sélectivement activé pour court-circuiter la ligne de données locale vers la ligne de données globale. Dans cette architecture de ligne de données hiérarchique, une fuite au niveau de la ligne de données globale peut être considérablement réduite, et la marge de lecture de cellule de mémoire est améliorée.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)