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1. (WO2018063562) TECHNOLOGIES DE PROTECTION D'INTÉGRITÉ DE FLUX DE CODE DÉTERMINISTE
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N° de publication : WO/2018/063562 N° de la demande internationale : PCT/US2017/047363
Date de publication : 05.04.2018 Date de dépôt international : 17.08.2017
CIB :
G06F 21/54 (2013.01) ,G06F 21/62 (2013.01) ,G06F 21/64 (2013.01) ,H04L 9/06 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
21
Dispositions de sécurité pour protéger les calculateurs, leurs composants, les programmes ou les données contre une activité non autorisée
50
Contrôle des usagers, programmes ou dispositifs de préservation de l’intégrité des plates-formes, p.ex. des processeurs, des micrologiciels ou des systèmes d’exploitation
52
au stade de l’exécution du programme, p.ex. intégrité de la pile, débordement de tampon ou prévention d'effacement involontaire de données
54
par ajout de routines ou d’objets de sécurité aux programmes
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
21
Dispositions de sécurité pour protéger les calculateurs, leurs composants, les programmes ou les données contre une activité non autorisée
60
Protection de données
62
Protection de l’accès à des données via une plate-forme, p.ex. par clés ou règles de contrôle de l’accès
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
21
Dispositions de sécurité pour protéger les calculateurs, leurs composants, les programmes ou les données contre une activité non autorisée
60
Protection de données
64
Protection de l’intégrité des données, p.ex. par sommes de contrôle, certificats ou signatures
H ÉLECTRICITÉ
04
TECHNIQUE DE LA COMMUNICATION ÉLECTRIQUE
L
TRANSMISSION D'INFORMATION NUMÉRIQUE, p.ex. COMMUNICATION TÉLÉGRAPHIQUE
9
Dispositions pour les communications secrètes ou protégées
06
l'appareil de chiffrement utilisant des registres à décalage ou des mémoires pour le codage par blocs, p.ex. système DES
Déposants :
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW)
Inventeurs :
KOUNAVIS, Michael E.; US
DURHAM, David M.; US
SAHITA, Ravi L.; US
GREWAL, Karanvir S.; US
Mandataire :
KELLETT, Glen M.; US
Données relatives à la priorité :
15/276,89527.09.2016US
Titre (EN) TECHNOLOGIES FOR DETERMINISTIC CODE FLOW INTEGRITY PROTECTION
(FR) TECHNOLOGIES DE PROTECTION D'INTÉGRITÉ DE FLUX DE CODE DÉTERMINISTE
Abrégé :
(EN) Technologies for code flow integrity protection include a static analyzer that identifies a potential gadget in an atomic code path of a protected code. A marker instruction is inserted after the potential gadget with a parameter that corresponds to an address of the marker instruction, a hash evaluator instruction is inserted after an exit point of the atomic code path with a parameter that corresponds to the address of the marker instruction, and a compare evaluator instruction and a hash check instruction are inserted after the hash evaluator instruction. A target computing device executes the protected code and updates a path hash as a function of the parameter of the marker instruction, determines an expected hash value as a function of the parameter of the hash evaluator instruction, and generates an exception if the path hash and the expected hash value do not match. Other embodiments are described and claimed.
(FR) L'invention concerne des technologies de protection d'intégrité de flux de code comprennent un analyseur statique qui identifie un gadget potentiel dans un trajet de code atomique d'un code protégé. Une instruction de marqueur est introduite après le gadget potentiel avec un paramètre qui correspond à une adresse de l'instruction de marqueur, une instruction d'évaluateur de hachage est introduite après un point de sortie du trajet de code atomique avec un paramètre qui correspond à l'adresse de l'instruction de marqueur, et une instruction d'évaluateur de comparaison et une instruction de vérification de hachage sont introduites après l'instruction d'évaluateur de hachage. Un dispositif informatique cible exécute le code protégé et met à jour un hachage de trajet en fonction du paramètre de l'instruction de marqueur, détermine une valeur de hachage attendue en fonction du paramètre de l'instruction d'évaluateur de hachage, et génère une exception si le hachage de trajet et la valeur de hachage attendue ne correspondent pas. L'invention concerne également d'autres modes de réalisation.
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)