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1. (WO2018063310) TRANSISTORS À EFFET TUNNEL COMPRENANT DES RÉGIONS DE SOURCE/DRAIN UTILISANT DIFFÉRENTS MATÉRIAUX SEMI-CONDUCTEURS

Pub. No.:    WO/2018/063310    International Application No.:    PCT/US2016/054724
Publication Date: Fri Apr 06 01:59:59 CEST 2018 International Filing Date: Sat Oct 01 01:59:59 CEST 2016
IPC: H01L 29/78
H01L 29/73
H01L 29/66
H01L 21/8238
H01L 29/423
Applicants: INTEL CORPORATION
Inventors: GLASS, Glenn A.
MURTHY, Anand S.
YOUNG, Ian A.
AVCI, Uygar E.
Title: TRANSISTORS À EFFET TUNNEL COMPRENANT DES RÉGIONS DE SOURCE/DRAIN UTILISANT DIFFÉRENTS MATÉRIAUX SEMI-CONDUCTEURS
Abstract:
La présente invention concerne des techniques de formation de transistors à effet tunnel comprenant des régions de source et de drain (S/D) utilisant différents matériaux. À l'aide d'une ingénierie de bande interdite de matériau, les techniques améliorent la capacité de dispositifs de transistors qui utilisent une tunnellisation quantique, tels que des transistors à effet de champ tunnel (TFET) et des TEC à filtre de Fermi (FFFET), en vue de résister à des courants de fuite dans l'état bloqué de la source au drain (à travers le canal) et de la source à la masse/substrat. L'ingénierie de bande interdite de matériau peut incorporer un composant de décalage de bande à base de matériau en vue de commander une fuite dans l'état bloqué. Un tel décalage de bande peut s'étendre sur le décalage de bande d'énergie limitée pouvant être obtenu à l'aide de conceptions de matériau classiques (par exemple, des conceptions de matériau à composition unique), car au moyen de telles conceptions de matériau classiques, au-dessus d'une concentration de dopage de seuil, il n'y a pas de diminution supplémentaire du courant de fuite pour une source donnée à une tension de drain à des dimensions fixes. Par exemple, l'augmentation du décalage de bande peut augmenter la barrière que les porteuses doivent surmonter en vue d'atteindre la région de canal, ce qui permet de réduire les fuites dans l'état bloqué.