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1. (WO2018063280) TAMPON ÉPITAXIAL PERMETTANT DE RÉDUIRE UNE FUITE DE SOUS-CANAL DANS DES TRANSISTORS MOS

Pub. No.:    WO/2018/063280    International Application No.:    PCT/US2016/054644
Publication Date: Fri Apr 06 01:59:59 CEST 2018 International Filing Date: Sat Oct 01 01:59:59 CEST 2016
IPC: H01L 29/78
H01L 29/66
H01L 29/417
H01L 21/8238
Applicants: INTEL CORPORATION
Inventors: JAMBUNATHAN, Karthik
GLASS, Glenn A.
MURTHY, Anand S.
KAVALIEROS, Jack T.
SUNG, Seung Hoon
CHU-KUNG, Benjamin
GHANI, Tahir
Title: TAMPON ÉPITAXIAL PERMETTANT DE RÉDUIRE UNE FUITE DE SOUS-CANAL DANS DES TRANSISTORS MOS
Abstract:
La présente invention concerne des structures de transistor à circuit intégré qui comprennent une structure de tampon monocristallin qui est adaptée en réseau avec le substrat de silicium monocristallin sous-jacent. La structure tampon peut être utilisée pour réduire une fuite de sous-ailette dans des transistors non planaires, mais peut également être utilisée dans des conceptions planaires. Dans certains modes de réalisation, la structure tampon représente une seule couche continue de matériau diélectrique à large bande interdite qui est adaptée en réseau avec le silicium. Les techniques ci-dessous peuvent être utilisées sur des transistors NMOS et PMOS, comprenant un certain nombre de matériaux de canal semi-conducteurs du groupe IV et III-V.