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1. (WO2018061481) ÉLÉMENT D'IMAGERIE À SEMI-CONDUCTEURS ET DISPOSITIF D'IMAGERIE
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N° de publication :    WO/2018/061481    N° de la demande internationale :    PCT/JP2017/028404
Date de publication : 05.04.2018 Date de dépôt international : 04.08.2017
CIB :
H01L 27/146 (2006.01), H04N 5/369 (2011.01)
Déposants : SONY SEMICONDUCTOR SOLUTIONS CORPORATION [JP/JP]; 4-14-1 Asahi-cho, Atsugi-shi, Kanagawa 2430014 (JP)
Inventeurs : SASAKI Naoto; (JP).
OOKA Yutaka; (JP)
Mandataire : MATSUO Kenichiro; (JP)
Données relatives à la priorité :
2016-192849 30.09.2016 JP
2017-069561 31.03.2017 JP
Titre (EN) SOLID-STATE IMAGING ELEMENT AND IMAGING DEVICE
(FR) ÉLÉMENT D'IMAGERIE À SEMI-CONDUCTEURS ET DISPOSITIF D'IMAGERIE
(JA) 固体撮像素子及び撮像装置
Abrégé : front page image
(EN)The purpose of the present invention is to provide a solid-state imaging element with a lower height than a conventional one. Provided is a solid-state imaging element of a wafer level chip size package, comprising an optical sensor chip, a protection layer formed by lamination on the light receiving surface of the optical sensor chip, and a rewiring layer formed by lamination on the opposite surface of the optical sensor chip to the light receiving surface, wherein the rewiring layer has a connecting terminal, which is a solder ball-less copper flat pad, no tin-copper alloy layer is formed on the surface of the flat pad, and the coefficient of thermal expansion of the protection layer and the coefficient of thermal expansion of the rewiring layer are substantially balanced with each other.
(FR)L'objectif de la présente invention est de fournir un élément d'imagerie à semi-conducteurs ayant une hauteur inférieure à celle d'un élément classique. L'invention concerne un élément d'imagerie à semi-conducteurs d'un boîtier à puce sur tranche, comprenant une puce de capteur optique, une couche de protection formée par stratification sur la surface de réception de lumière de la puce de capteur optique, et une couche de recâblage formée par stratification sur la surface de la puce de capteur optique opposée à la surface de réception de lumière, la couche de recâblage ayant une borne de connexion, qui est une pastille plate en cuivre sans bille de soudure, aucune couche d'alliage étain-cuivre n'étant formée sur la surface de la pastille plate, et le coefficient de dilatation thermique de la couche de protection et le coefficient de dilatation thermique de la couche de recâblage étant sensiblement équilibrés l'un par rapport à l'autre.
(JA)従来に比べて固体撮像素子を更に低背化する。 光学センサチップと、前記光学センサチップの受光面上に積層形成された保護層と、前記光学センサチップの受光面の反対側の面に積層形成された再配線層と、を有し、前記再配線層の接続端子は、半田ボールレスの銅フラットパッドであり、前記フラットパッドの表面に錫と銅の合金層が形成されておらず、前記保護層の熱膨張率と前記再配線層の熱膨張率とが略均衡していることを特徴とするウェハーレベルチップサイズパッケージの固体撮像素子。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)