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1. (WO2018058900) CIRCUIT DE CORRECTION DE RETARD DE COMPARATEUR DANS UN CAN, PROCÉDÉ ET CAN
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N° de publication :    WO/2018/058900    N° de la demande internationale :    PCT/CN2017/076301
Date de publication : 05.04.2018 Date de dépôt international : 10.03.2017
CIB :
H03M 1/10 (2006.01)
Déposants : GREE ELECTRIC APPLIANCES, INC. OF ZHUHAI [CN/CN]; West Jinji Road Qianshan Zhuhai, Guangdong 519070 (CN)
Inventeurs : YANG, Wenjie; (CN).
MA, Yingjiang; (CN).
LI, Guangxiang; (CN)
Mandataire : UNITALEN ATTORNEYS AT LAW; 7th Floor, Scitech Place No.22, Jian Guo Men Wai Ave. Chao Yang District Beijing 100004 (CN)
Données relatives à la priorité :
201610871262.4 29.09.2016 CN
Titre (EN) COMPARER DELAY CORRECTION CIRCUIT IN ADC, METHOD AND ADC
(FR) CIRCUIT DE CORRECTION DE RETARD DE COMPARATEUR DANS UN CAN, PROCÉDÉ ET CAN
(ZH) 一种ADC内比较器延时校正电路、方法及ADC
Abrégé : front page image
(EN)A comparer delay correction circuit in an ADC. A logic circuit (310) connected to a latch (320) is provided in a data register (300); the logic circuit (310) controls the latch (320) such that same can output a pre-set level signal within an initial pre-set duration of a current ADC clock period; and after the pre-set duration, an output of the latch (320) depends on an output of a comparer (200). Thus, at an initial stage of each ADC clock period, the latch (320) of a corresponding bit can be forced to output and input a level signal with the same signal, namely, it is guaranteed that a hypothetical pre-set level signal is output by the latch (320) of the corresponding bit, without being affected by an output delay of the comparer (200) in the last clock period, also namely, the conversion of the next-bit of the ADC being not affected by an output delay of a comparison result of the last bit, thereby guaranteeing a normal operation of the ADC.
(FR)L'invention concerne un circuit de correction de retard de comparateur dans un CAN. Le circuit logique (310) commande le verrou (320) de sorte qu'il puisse émettre un signal de niveau prédéfini dans une durée prédéfinie initiale d'une période d'horloge de CAN courante, durée prédéfinie après laquelle une sortie du verrou (320) dépend d'une sortie d'un comparateur (200). Ainsi, à un stade initial de chaque période d'horloge de CAN, le verrou (320) d'un bit correspondant peut être forcé à utiliser le même signal pour sortir et entrer un signal de niveau. À savoir qu' il est assuré qu'un signal de niveau prédéfini hypothétique est émis par le verrou (320) du bit correspondant, sans interférence d'un retard de sortie du comparateur (200) dans la dernière période d'horloge. À savoir également que la conversion du bit suivant du CAN est assurée sans interférence d'un retard de sortie d'un résultat de comparaison du dernier bit, ce qui garantit un fonctionnement normal du CAN.
(ZH)一种ADC内比较器延时校正电路,在数据寄存器(300)内设置与锁存器(320)相连的逻辑电路(310),逻辑电路(310)在当前ADC时钟周期初始的预设时长内,控制锁存器(320)输出预设电平信号;在预设时长之后,锁存器(320)的输出取决于比较器(200)输出。这样,在每个ADC时钟周期的初始阶段都能使相应位的锁存器(320)强制输出与输入信号相同的电平信号,即,保证相应位的锁存器(320)输出为假设的预设电平信号而不受上一时钟周期的比较器200输出延时的影响,也即,ADC的下一位转换不受上一位比较结果输出延时的影响,从而保证ADC正常工作。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)