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1. (WO2018058359) BOÎTIER DE PUCES EMPILÉES AYANT UN INTER-POSEUR DE SUBSTRAT ET DES CONNEXIONS FILAIRES
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N° de publication :    WO/2018/058359    N° de la demande internationale :    PCT/CN2016/100530
Date de publication : 05.04.2018 Date de dépôt international : 28.09.2016
CIB :
H01L 23/02 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Blvd. Santa Clara, California 95054 (US).
GUO, Mao [CN/CN]; (CN) (BZ only)
Inventeurs : GUO, Mao; (CN)
Mandataire : NTD PATENT AND TRADEMARK AGENCY LIMITED; 10th Floor, Block A, Investment Plaza 27 Jinrongdajie, Xicheng District Beijing 100033 (CN)
Données relatives à la priorité :
Titre (EN) STACKED CHIP PACKAGE HAVING SUBSTRATE INTERPOSER AND WIREBONDS
(FR) BOÎTIER DE PUCES EMPILÉES AYANT UN INTER-POSEUR DE SUBSTRAT ET DES CONNEXIONS FILAIRES
Abrégé : front page image
(EN)An apparatus is described that includes a semiconductor chip package. The semiconductor chip package includes a plurality of stacked semiconductor chips. The plurality of stacked semiconductor chips are stacked with a lateral offset, wherein, the lateral offset exposes first wirebond pads of the plurality of stacked semiconductor chips. The semiconductor chip package further includes a substrate interposer having second wirebond pads. The semiconductor chip package further includes wirebonds connecting the first wirebond pads and the second wirebond pads. The semiconductor chip package further includes a package substrate. The semiconductor chip package further includes vias that are electrically connected to the substrate interposer and a first surface of the package substrate. The semiconductor chip package further includes package level I/Os on a second surface of the package substrate that is opposite the first surface of the package substrate.
(FR)La présente invention concerne un appareil qui comprend un boîtier de puce semi-conductrice . Le boîtier de puce semi-conductrice comprend une pluralité de puces semi-conductrices empilées. La pluralité de puces semi-conductrices empilées sont empilées avec un décalage latéral, le décalage latéral exposant des premiers plots de connexion de fil de la pluralité de puces semi-conductrices empilées. Le boîtier de puce semi-conductrice comprend en outre un inter-poseur de substrat ayant des seconds plots de connexion filaire. Le boîtier de puce semi-conductrice comprend en outre des liaisons filaires reliant les premiers plots de liaison filaire et les seconds plots de liaison filaire. Le boîtier de puce semi-conductrice comprend en outre un substrat de boîtier. Le boîtier de puce semi-conductrice comprend en outre des trous d'interconnexion qui sont électriquement connectés à l’inter-poseur de substrat et à une première surface du substrat de boîtier. Le boîtier de puce semi-conductrice comprend en outre un niveau d'emballage I/Os sur une seconde surface du substrat de boîtier qui est opposée à la première surface du substrat de boîtier.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)