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1. (WO2018057178) ADDITIONNEUR ET SOUSTRACTEUR À VIRGULE FLOTTANTE DE PRÉCISION VARIABLE
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N° de publication : WO/2018/057178 N° de la demande internationale : PCT/US2017/047673
Date de publication : 29.03.2018 Date de dépôt international : 18.08.2017
CIB :
G06F 7/485 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
7
Méthodes ou dispositions pour le traitement de données en agissant sur l'ordre ou le contenu des données manipulées
38
Méthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p.ex. en utilisant une représentation binaire, ternaire, décimale
48
utilisant des dispositifs n'établissant pas de contact, p.ex. tube, dispositif à l'état solide; utilisant des dispositifs non spécifiés
483
Calculs avec des nombres représentés par une combinaison non linéaire de nombres codés, p.ex. nombres rationnels, système de numération logarithmique ou nombres à virgule flottante
485
Addition; Soustraction
Déposants :
ALTERA CORPORATION [US/US]; 101 Innovation Drive San Jose, CA 95134, US
Inventeurs :
LANGHAMMER, Martin; GB
Mandataire :
TSAI, Jason; US
Données relatives à la priorité :
15/270,49520.09.2016US
Titre (EN) VARIABLE PRECISION FLOATING-POINT ADDER AND SUBTRACTOR
(FR) ADDITIONNEUR ET SOUSTRACTEUR À VIRGULE FLOTTANTE DE PRÉCISION VARIABLE
Abrégé :
(EN) An integrated circuit may include a floating- point adder that supports variable precisions. The floating-point adder may receive first and second inputs to be added, where the first and second inputs each have a mantissa and an exponent. The mantissa and exponent values may be split into a near path and a far path using a dual path floating-point adder architecture depending on the difference of the exponents and on whether an addition or subtraction is being performed. The mantissa values may be left justified, while the sticky bits are right justified. The hardware for the largest mantissa can be used to support the calculations for the smaller mantissas using no additional arithmetic structures, with only some multiplexing and decoding logic.
(FR) Circuit intégré pouvant comprendre un additionneur à virgule flottante qui prend en charge des précisions variables. L'additionneur à virgule flottante peut recevoir des première et seconde entrées à additionner, les première et seconde entrées ayant chacune une mantisse et un exposant. Les valeurs de mantisse et d'exposant peuvent être divisées en un trajet proche et un trajet éloigné à l'aide d'une architecture d'additionneur à virgule flottante à double trajet en fonction de la différence des exposants et de l'exécution d'une addition ou d'une soustraction. Les valeurs de mantisse peuvent être justifiées à gauche, tandis que les bits collants sont justifiés à droite. Le matériel pour la mantisse la plus grande peut être utilisé pour prendre en charge les calculs pour les mantisses plus petites en n'utilisant pas de structures arithmétiques supplémentaires, avec seulement une certaine logique de multiplexage et de décodage.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)