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1. (WO2018056357) DISPOSITIF À SEMI-CONDUCTEURS ET SON PROCÉDÉ DE FABRICATION
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N° de publication :    WO/2018/056357    N° de la demande internationale :    PCT/JP2017/034101
Date de publication : 29.03.2018 Date de dépôt international : 21.09.2017
CIB :
H01L 29/78 (2006.01), H01L 29/12 (2006.01)
Déposants : DENSO CORPORATION [JP/JP]; 1-1, Showa-cho, Kariya-city, Aichi 4488661 (JP).
TOYOTA JIDOSHA KABUSHIKI KAISHA [JP/JP]; 1, Toyota-cho, Toyota-shi, Aichi 4718571 (JP)
Inventeurs : EBIHARA Yasuhiro; (JP).
AOI Sachiko; (JP).
WATANABE Yukihiko; (JP).
SUGIMOTO Masahiro; (JP)
Mandataire : YOU-I PATENT FIRM; Nagoya Nishiki City Bldg. 4F 1-6-5, Nishiki, Naka-ku, Nagoya-shi, Aichi 4600003 (JP)
Données relatives à la priorité :
2016-184257 21.09.2016 JP
Titre (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF À SEMI-CONDUCTEURS ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置およびその製造方法
Abrégé : front page image
(EN)A high-concentration n-type layer (20) is formed at least on a side surface of a p-type deep layer (3), specifically between the p-type deep layer (3) and a JFET portion (2a). In this way, during conventional operation, the high-concentration n-type layer (20) functions as a layer that stops the extension of a depletion layer. This makes it possible to suppress the extension of the depletion layer into the JFET portion (2a) and to suppress a narrowing of an electric current route, whereby it becomes possible to achieve a low on-resistance. If drain voltage (Vd) becomes higher than a voltage during conventional operation due to load short circuit and the like, the depletion layer extending from the p-type deep layer (3) toward the high-concentration n-type layer (20) extends beyond the thickness of the high-concentration n-type layer (20), whereby the JFET portion (2a) is immediately pinched off. This makes it possible to maintain a low saturation electric current, and to improve the tolerance of a SiC semiconductor device against load short circuit and the like.
(FR)Une couche de type n à haute concentration (20) est formée au moins sur une surface latérale d'une couche profonde de type p (3), en particulier entre la couche profonde de type p (3) et une portion JFET (2a). De cette manière, pendant le fonctionnement classique, la couche de type n à haute concentration (20) fonctionne comme une couche qui arrête l'extension d'une couche d'épuisement. Ceci permet d’empêcher l'extension de la couche d’épuisement dans la portion JFET (2a) et d’empêcher un rétrécissement d'un trajet de courant électrique, ce par quoi il devient possible d'obtenir une faible résistance à l'état passant. Si la tension de drain (Vd) devient supérieure à une tension pendant un fonctionnement classique dû au court-circuit de charge et similaire, la couche d’épuisement s'étendant à partir de la couche profonde de type p (3) vers la couche de type n à haute concentration (20) s'étend au-delà de l'épaisseur de la couche de type n à haute concentration (20), par laquelle la portion JFET (2a) est immédiatement pincée. Ceci permet de maintenir un courant électrique à faible saturation, et d'améliorer la tolérance d'un dispositif à semi-conducteur SiC contre un court-circuit de charge et similaire.
(JA)少なくともp型ディープ層(3)のうちの側面、つまりp型ディープ層(3)とJFET部(2a)との間に高濃度n型層(20)を形成する。これにより、通常作動時においては、高濃度n型層(20)が空乏層の伸びをストップする層として機能し、JFET部(2a)内への空乏層の伸びを抑制することが可能になり、電流経路が狭くなることを抑制できるため、低オン抵抗を図ることが可能となる。また、負荷短絡などによってドレイン電圧(Vd)が通常作動時の電圧よりも高くなると、p型ディープ層(3)側から高濃度n型層(20)へ伸びる空乏層が高濃度n型層(20)の厚みよりも伸び、JFET部(2a)が即座にピンチオフされる。これにより、低飽和電流を維持することができ、負荷短絡等によるSiC半導体装置の耐量を向上することが可能となる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)