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1. (WO2018052982) CIRCUIT DE GÉNÉRATION D'HORLOGE ET D'AMÉLIORATION DE BANDE LATÉRALE RÉSIDUELLE (RSB) SUR LA BASE D'UNE RESYNCHRONISATION
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N° de publication :    WO/2018/052982    N° de la demande internationale :    PCT/US2017/051336
Date de publication : 22.03.2018 Date de dépôt international : 13.09.2017
CIB :
H03K 5/156 (2006.01), H03K 21/02 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714 (US)
Inventeurs : PAUL, Animesh; (US).
ZHUANG, Jingcheng; (US).
CHEN, Xinhua; (US).
SRIDHARA, Ravi; (US)
Mandataire : ROBERTS, Steven E.; (US).
HAMMACK, Marcus W.; (US).
READ, Randol W.; (US)
Données relatives à la priorité :
15/265,217 14.09.2016 US
Titre (EN) RE-TIMING BASED CLOCK GENERATION AND RESIDUAL SIDEBAND (RSB) ENHANCEMENT CIRCUIT
(FR) CIRCUIT DE GÉNÉRATION D'HORLOGE ET D'AMÉLIORATION DE BANDE LATÉRALE RÉSIDUELLE (RSB) SUR LA BASE D'UNE RESYNCHRONISATION
Abrégé : front page image
(EN)Certain aspects of the present disclosure generally relate to methods and apparatus for generating clock signals. For example, certain aspects of the present disclosure provide a clock generation circuit. The clock generation circuit may include a first transistor (402) connected in cascode with a second transistor (404), wherein an input clock (Clk_in) node of the circuit is coupled to gates of the first and second transistors. The clock generation circuit may also include a frequency divider circuit (406) having an input coupled to the input clock node, wherein an output (Div_out) of the frequency divider circuit is coupled to a source of the second transistor, and wherein an output node (Clk_out) of the circuit is coupled to drains of the first and second transistors.
(FR)Selon certains aspects, la présente invention concerne de manière générale des procédés et un appareil de génération de signaux d'horloge. Par exemple, certains aspects de la présente invention concernent un circuit de génération d'horloge. Le circuit de génération d'horloge peut comprendre un premier transistor connecté en cascade à un second transistor, un nœud d'horloge d'entrée du circuit étant couplé à des grilles des premier et second transistors. Le circuit de génération d'horloge peut également comprendre un circuit diviseur de fréquence ayant une entrée couplée au nœud d'horloge d'entrée, une sortie du circuit diviseur de fréquence étant couplée à une source du second transistor, et un nœud de sortie du circuit étant couplé à des drains des premier et second transistors.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)