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1. (WO2018051931) DISPOSITIF À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE PROGRAMMATION
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N° de publication :    WO/2018/051931    N° de la demande internationale :    PCT/JP2017/032606
Date de publication : 22.03.2018 Date de dépôt international : 11.09.2017
CIB :
H03K 19/177 (2006.01), G11C 13/00 (2006.01)
Déposants : NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP)
Inventeurs : MIYAMURA Makoto; (JP).
NEBASHI Ryusuke; (JP).
SAKAMOTO Toshitsugu; (JP).
TSUJI Yukihide; (JP).
BAI Xu; (JP).
TADA Ayuka; (JP)
Mandataire : SHIMOSAKA Naoki; (JP)
Données relatives à la priorité :
2016-178734 13.09.2016 JP
Titre (EN) SEMICONDUCTOR DEVICE AND PROGRAMMING METHOD THEREFOR
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE PROGRAMMATION
(JA) 半導体装置およびそのプログラミング方法
Abrégé : front page image
(EN)In order to provide a highly reliable crossbar circuit that enables salvation of reversal of the resistive state of a resistance variable element, this semiconductor device has a configuration obtained by parallelly arranging two unit elements, each including resistance-variable-type two-terminal elements connected in series, the semiconductor device being provided with: a unit element group that is connected to first wiring and second wiring; a first programming driver that changes, via the first wiring, the resistive state of the two-terminal elements constituting the unit element group; a first selection transistor that is connected to the first wiring and the first programming driver; a second programming driver that changes, via the second wiring, the resistive state of the two-terminal elements constituting the unit element group; and a second selection transistor that is connected to the second wiring and the second programming driver.
(FR)La présente invention vise à fournir un circuit crossbar hautement fiable qui permet le rétablissement de l'inversion de l'état résistif d'un élément à résistance variable, et concerne un dispositif à semi-conducteur qui possède une configuration obtenue par agencement parallèle de deux éléments unitaires comportant chacun des éléments à deux bornes de type à résistance variable connectés en série, et qui comprend : un groupe d'éléments unitaires connectés à des premier et second câblages ; un premier pilote de programmation qui modifie, par le biais du premier câblage, l'état résistif des éléments à deux bornes constituant le groupe d'éléments unitaires ; un premier transistor de sélection connecté au premier câblage et au premier pilote de programmation ; un second pilote de programmation qui modifie, par le biais du second câblage, l'état résistif des éléments à deux bornes constituant le groupe d'éléments unitaires ; et un second transistor de sélection connecté au second câblage et au second pilote de programmation.
(JA)抵抗変化素子の抵抗状態の反転を救済可能とする高信頼なクロスバ回路を提供するために、抵抗変化型の二端子素子が直列に接続されたユニット素子を二つ並列に配置した構成を有し、第一配線および第二配線に接続されるユニット素子群と、第一配線を介してユニット素子群を構成する二端子素子の抵抗状態を変化させる第一プログラミングドライバと、第一配線と第一プログラミングドライバに接続される第一選択トランジスタと、第二配線を介してユニット素子群を構成する二端子素子の抵抗状態を変化させる第二プログラミングドライバと、第二配線と第二プログラミングドライバに接続される第二選択トランジスタとを備える半導体装置とする。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)