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1. (WO2018046327) DISPOSITIF DE TRAITEMENT DE SIGNAL NUMÉRIQUE RECONFIGURABLE
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication :    WO/2018/046327    N° de la demande internationale :    PCT/EP2017/071507
Date de publication : 15.03.2018 Date de dépôt international : 28.08.2017
CIB :
G06F 15/78 (2006.01), G06F 17/50 (2006.01)
Déposants : LYNX TECHNIK AG [DE/DE]; Brunnenweg 3 64331 Weiterstadt (DE)
Inventeurs : URVOY, Carol; (DE).
DOSE, Frances; (DE).
RUSSELL, Steve; (US)
Mandataire : WEILNAU, Dr. Carsten; (DE)
Données relatives à la priorité :
16187643.8 07.09.2016 EP
Titre (EN) RECONFIGURABLE DIGITAL SIGNAL PROCESSING DEVICE
(FR) DISPOSITIF DE TRAITEMENT DE SIGNAL NUMÉRIQUE RECONFIGURABLE
Abrégé : front page image
(EN)In one aspect the invention relates to a digital signal processing device (16) for processing of digital audio signals, image signals or video signals, the processing device comprising: - a field programmable gate array FPGA (20) configurable in accordance to various user-definable constellations (81, 82, 83), - at least one of a signal input (11, 13) and a signal output (12, 14) connected to the FPGA (20), - a storage (60), - at least one interface (40, 50), and - a central processing unit CPU (30) connected to the FPGA (20), connected to the storage (60) and connected to the at least one interface (40, 50), - wherein the storage (60) comprises a primary constellation storage space (61) configured to store an active constellation (81') of the FPGA (20) and wherein the storage (60) comprises at least one secondary constellation storage space (63) configured to store at least one or several inactive constellations (82, 83) of the FPGA (20).
(FR)Dans un aspect, l'invention concerne un dispositif (16) de traitement de signal numérique pour le traitement de signaux audio, de signaux d'image ou de signaux vidéo numériques, le dispositif de traitement comprenant : un réseau prédiffusé programmable par l'utilisateur (FPGA) (20), configurable selon diverses constellations (81, 82, 83) définissables par l'utilisateur, une entrée de signal (11, 13) et/ou une sortie de signal (12, 14) connectée(s) au FPGA (20), une mémoire (60), au moins une interface (40, 50) et une unité centrale de traitement (UCT) connectée au FPGA (20), à la mémoire (60) et à ladite/auxdites interface(s) (40, 50). La mémoire (60) comprend un espace de stockage (61) de constellation primaire configuré pour stocker une constellation active (81') du FPGA (20), la mémoire (60) comprenant au moins un espace de stockage (63) de constellation secondaire configuré pour stocker au moins une ou plusieurs constellations inactives (82, 83) du FPGA (20).
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)