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1. (WO2018044482) CIRCUITS DE DÉCLENCHEMENT D'HORLOGE ISOLÉS EN MODE TEST DANS UN RÉSEAU DE DISTRIBUTION D'HORLOGE D'UN CIRCUIT PERMETTANT DE CONTRÔLER LA CONSOMMATION D'ÉNERGIE PENDANT UN TEST
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N° de publication : WO/2018/044482 N° de la demande internationale : PCT/US2017/045081
Date de publication : 08.03.2018 Date de dépôt international : 02.08.2017
Demande présentée en vertu du Chapitre 2 : 11.06.2018
CIB :
G06F 1/10 (2006.01) ,G01R 31/3187 (2006.01) ,G06F 1/32 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
1
Détails non couverts par les groupes G06F3/-G06F13/89
04
Génération ou distribution de signaux d'horloge ou de signaux dérivés directement de ceux-ci
10
Répartition des signaux d'horloge
G PHYSIQUE
01
MÉTROLOGIE; ESSAIS
R
MESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31
Dispositions pour vérifier les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour l'essai électrique caractérisées par ce qui est testé, non prévues ailleurs
28
Essai de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
317
Essai de circuits numériques
3181
Essais fonctionnels
3187
Tests intégrés
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
1
Détails non couverts par les groupes G06F3/-G06F13/89
26
Alimentation en énergie électrique, p.ex. régulation à cet effet
32
Moyens destinés à économiser de l'énergie
Déposants :
QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventeurs :
JAIN, Kunal; US
GHOSH, Moitrayee; US
BHAT, Anand; US
FANG, Joseph; US
Mandataire :
TERRANOVA, Steven, N.; US
OWENS, JR., Bruce E.; US
OWENS, JR., Bruce, E.; US
Données relatives à la priorité :
15/255,32902.09.2016US
Titre (EN) SEGREGATED TEST MODE CLOCK GATING CIRCUITS IN A CLOCK DISTRIBUTION NETWORK OF A CIRCUIT FOR CONTROLLING POWER CONSUMPTION DURING TESTING
(FR) CIRCUITS DE DÉCLENCHEMENT D'HORLOGE ISOLÉS EN MODE TEST DANS UN RÉSEAU DE DISTRIBUTION D'HORLOGE D'UN CIRCUIT PERMETTANT DE CONTRÔLER LA CONSOMMATION D'ÉNERGIE PENDANT UN TEST
Abrégé :
(EN) Segregated test mode clock gating circuits in a clock distribution network of a circuit for controlling power consumption during testing is provided. To reduce power consumption and current-resistance (IR) drop during testing of a circuit, existing clock gating circuits (e.g., clock gating cells (CGCs)) that control the functional mode of circuit blocks in the circuit are additionally test mode gated for hierarchical testing of the circuit. To avoid the need to gate every CGC in the clock distribution network, only certain segregated clock gating circuits in the clock distribution network may be selected for test mode clock gating according to desired testing hierarchy of the circuit. Test mode clock gating of only certain segregated clock gating circuits in a circuit can reduce the number of test gating circuits providing test mode clock gating to mitigate power consumption and area needed for providing selective testing of circuit blocks in the circuit.
(FR) L'invention concerne des circuits de déclenchement d'horloge isolés en mode test dans un réseau de distribution d'horloge d'un circuit permettant de contrôler la consommation d'énergie pendant un test. Afin de réduire la consommation d'énergie et la chute de résistance au courant (IR) pendant le test d'un circuit, des circuits de déclenchement d'horloge existants (par exemple, des cellules de déclenchement d'horloge (CGC)) qui commandent le mode fonctionnel des blocs de circuit dans le circuit sont également déclenchés en mode test pour effectuer un test hiérarchique du circuit. Pour ne pas avoir à déclencher chaque CGC dans le réseau de distribution d'horloge, seuls certains circuits de déclenchement d'horloge isolés dans le réseau de distribution d'horloge peuvent être sélectionnés pour un déclenchement d'horloge en mode test en fonction de la hiérarchie de test souhaitée du circuit. Le déclenchement d'horloge en mode test d'une partie uniquement des circuits de déclenchement d'horloge isolés dans un circuit permet de réduire le nombre de circuits de déclenchement de test fournissant un déclenchement d'horloge en mode test afin de réduire la consommation d'énergie et la surface requise pour fournir un test sélectif des blocs de circuit dans le circuit.
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Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)