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1. (WO2018038883) BUS DE COMMANDE À DOUBLE DÉBIT DE DONNÉES
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N° de publication : WO/2018/038883 N° de la demande internationale : PCT/US2017/045046
Date de publication : 01.03.2018 Date de dépôt international : 02.08.2017
CIB :
G06F 13/42 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13
Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
38
Transfert d'informations, p.ex. sur un bus
42
Protocole de transfert pour bus, p.ex. liaison; Synchronisation
Déposants :
INTEL CORPORATION [US/US]; Intel Corporation 2200 Mission College Blvd Santa Clara, California 95054, US
Inventeurs :
VERGIS, George; US
BAINS, Kuljit; US
Mandataire :
ANDERSON, Vincent; US
FLEMING, Caroline; US
Données relatives à la priorité :
15/282,75730.09.2016US
62/380,36026.08.2016US
Titre (EN) DOUBLE DATA RATE COMMAND BUS
(FR) BUS DE COMMANDE À DOUBLE DÉBIT DE DONNÉES
Abrégé :
(EN) A memory subsystem includes a command address bus capable to be operated at double data rate. A memory circuit includes N command signal lines that operate at a data rate of 2R to receive command information from a memory controller. The memory circuit includes 2N command signal lines that operate at a data rate of R to transfer the commands to one or more memory devices. While ratios of 1:2 are specified, similar techniques can be used to send command signals at higher data rates over fewer signal lines from a host to a logic circuit, which then transfers the command signals at lower data rates over more signal lines.
(FR) L'invention concerne un sous-système de mémoire qui comprend un bus d'adresse de commande pouvant être exploité à un double débit de données. Un circuit de mémoire comprend N lignes de signal de commande exploitées à un débit de données de 2R pour recevoir des informations de commande d'un contrôleur de mémoire. Le circuit de mémoire comprend 2N lignes de signal de commande exploitées à un débit de données de R pour transférer les commandes à un ou à plusieurs dispositifs de mémoire. Alors que des rapports de 1 à 2 sont spécifiés, des techniques similaires peuvent être utilisées pour envoyer des signaux de commande à des débits de données supérieurs sur moins de lignes de signal depuis un hôte vers un circuit logique, celui-ci transférant ensuite les signaux de commande à des débits de données inférieurs sur davantage de lignes de signal.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)