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1. (WO2018036178) PROCÉDÉ DE DÉCODAGE POUR CODE DE CONTRÔLE DE PARITÉ DE FAIBLE DENSITÉ (LDPC)
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N° de publication : WO/2018/036178 N° de la demande internationale : PCT/CN2017/081025
Date de publication : 01.03.2018 Date de dépôt international : 19.04.2017
CIB :
H03M 13/11 (2006.01)
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
M
CODAGE, DÉCODAGE OU CONVERSION DE CODE, EN GÉNÉRAL
13
Codage, décodage ou conversion de code pour détecter ou corriger des erreurs; Hypothèses de base sur la théorie du codage; Limites de codage; Méthodes d'évaluation de la probabilité d'erreur; Modèles de canaux; Simulation ou vérification des codes
03
Détection d'erreurs ou correction d'erreurs transmises par redondance dans la représentation des données, c.à d. mots de code contenant plus de chiffres que les mots source
05
utilisant un codage par blocs, c.à d. un nombre prédéterminé de bits de contrôle ajouté à un nombre prédéterminé de bits d'information
11
utilisant plusieurs bits de parité
Déposants :
晶晨半导体(上海)股份有限公司 AMLOGIC (SHANGHAI) CO., LTD. [CN/CN]; 中国上海市 浦东新区张江高科技园区郭守敬路351号2号楼647-09室 Room 647-09, Building No. 2 No. 351, Guoshoujing Road Zhangjiang Hi-Tech Park, Pudong Shanghai 201203, CN
Inventeurs :
刘小同 LIU, Xiaotong; CN
张笑 ZHANG, Xiao; CN
Mandataire :
上海申新律师事务所 SHANGHAI SHENXIN LAW FIRM; 中国上海市 长宁区延安西路726号华敏翰尊国际大厦15层J室 Suite J, 15th Floor, Huamin Empire Plaza No. 726, West Yan An Road, Changning District Shanghai 200050, CN
Données relatives à la priorité :
201610739659.826.08.2016CN
Titre (EN) DECODING METHOD FOR LOW DENSITY PARITY CHECK CODE (LDPC)
(FR) PROCÉDÉ DE DÉCODAGE POUR CODE DE CONTRÔLE DE PARITÉ DE FAIBLE DENSITÉ (LDPC)
(ZH) 一种LDPC的解码方法
Abrégé :
(EN) The present invention relates to the field of decoders, and in particular, to a decoding method for low density parity check code (LDPC). The decoding method comprises: in a row-wise scanning round (rwsr) phase, reading, by a recover circuit, sign bits, the absolute value of a minimum value, the absolute value of a second minimum value and the absolute value of a third minimum value, which are previously stored, outputting same by a comparer and selector; performing a shift operation on the output of the comparer and selector, combining same with each sign bit, to obtain update messages of the previous check node, subtracting, by an accumulator circuit, the update messages from a posterior probability to obtain an input of an update unit of the present check node; and in a column-wise scanning round (cwsr) phase, finding, by a searcher module, the absolute values of the three minimum values and corresponding positions from each update message outputted by the recover circuit, storing each sign bit in a corresponding random access memory (ram), whilst simultaneously updating the value of the posterior probability.
(FR) La présente invention concerne le domaine des décodeurs et, en particulier, un procédé de décodage pour un code de contrôle de parité de faible densité (LDPC). Le procédé de décodage comprend les étapes suivantes : dans une phase de cycle de balayage par rangées (rwsr), la lecture, par un circuit de récupération, de bits de signe, de la valeur absolue d'une valeur minimale, la valeur absolue d'une deuxième valeur minimale et la valeur absolue d'une troisième valeur minimale, qui sont stockées précédemment, l'émission de celles-ci par un comparateur et un sélecteur; la réalisation d'une opération de décalage sur la sortie du comparateur et du sélecteur, la combinaison de celle-ci avec chaque bit de signe, pour obtenir des messages de mise à jour du nœud de vérification précédent, la soustraction, par un circuit accumulateur, des messages de mise à jour à partir d'une probabilité postérieure pour obtenir une entrée d'une unité de mise à jour du nœud de vérification présent; et dans une phase de cycle de balayage par colonnes (cwsr), la détermination, par un module de recherche, des valeurs absolues des trois valeurs minimales et des positions correspondantes à partir de chaque message de mise à jour délivré par le circuit de récupération, le stockage de chaque bit de signe dans une mémoire vive (ram) correspondante, tout en mettant à jour simultanément la valeur de la probabilité postérieure.
(ZH) 本发明涉及译码器领域,尤其涉及一种LDPC(Low Density Parity Check Code,低密度奇偶校验码)的解码方法。该解码方法包括:在rwsr(Row-Wise Scanning Round,行序串行扫描)阶段,恢复电路读取前次存储的符号位、最小值的绝对值、次小值的绝对值和第三小值的绝对值,并由比较和选择器输出;对比较和选择器的输出进行移位操作后和每个符号位合并,得到前次校验节点的更新消息,通过加法电路将更新消息从后验概率中减去,得到本次校验节点更新单元的输入;在cwsr(Column-Wise Scanning Round,列序串行扫描)阶段,将恢复电路输出的每个更新信息,经搜索模块寻找其中的三个最小值的绝对值和对应位置,以及每个符号位存储于对应的ram(random access memory,随机存取存储器)中,同时更新后验概率的值。
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Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)