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1. (WO2017223006) FILE D'ATTENTE DE STOCKAGE DE CHARGE POUR DE MULTIPLES CŒURS DE PROCESSEURS
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication : WO/2017/223006 N° de la demande internationale : PCT/US2017/038206
Date de publication : 28.12.2017 Date de dépôt international : 20.06.2017
CIB :
G06F 9/38 (2006.01)
Déposants : MICROSOFT TECHNOLOGY LICENSING, LLC[US/US]; One Microsoft Way Redmond, Washington 98052-6399, US
Inventeurs : SMITH, Aaron L.; US
GRAY, Jan S.; US
Mandataire : MINHAS, Sandip; US
CHEN, Wei-Chen Nicholas; US
DRAKOS, Katherine J.; US
KADOURA, Judy M.; US
HOLMES, Danielle J.; US
SWAIN, Cassandra T.; US
WONG, Thomas S.; US
CHOI, Daniel; US
HWANG, William C.; US
WIGHT, Stephen A.; US
Données relatives à la priorité :
15/224,59131.07.2016US
62/353,97023.06.2016US
Titre (EN) LOAD-STORE QUEUE FOR MULTIPLE PROCESSOR CORES
(FR) FILE D'ATTENTE DE STOCKAGE DE CHARGE POUR DE MULTIPLES CŒURS DE PROCESSEURS
Abrégé : front page image
(EN) Technology related to load-store queues for block-based processor architectures is disclosed. In one example of the disclosed technology, a processor includes multiple processor cores and a load-store queue. Each processor core is configured to execute an instruction block including load and store instructions. The instruction block can be identified by a block identifier, and each of the load and store instructions is identified with a load-store identifier. The load-store queue can be configured to enqueue load and store instructions from the processor cores in a buffer indexed based on a function of the block identifier and the load-store identifier. The buffer can be searched for store instructions having a target address matching a target address of a load instruction received from a first processor core. Load response data can be returned for the received load instruction to the first processor core based on the search of the buffer.
(FR) La présente invention concerne une technologie associée à des files d'attente de stockage de charge pour des architectures de processeur basées sur des blocs. Selon un exemple de la technologie de la présente invention, un processeur comprend de multiples cœurs de processeur et une file d'attente de stockage de charge. Chaque cœur de processeur est configuré de sorte à exécuter un bloc d'instructions comprenant des instructions de charge et de stockage. Le bloc d'instructions peut être identifié par un identificateur de bloc et chaque instruction de charge et de stockage est identifiée à l'aide d'un identificateur de stockage de charge. La file d'attente de stockage de charge peut être configurée de sorte à mettre en file d'attente des instructions de charge et de stockage provenant des cœurs de processeur dans une mémoire tampon indexée sur la base d'une fonction de l'identificateur de bloc et de l'identificateur de stockage de charge. La mémoire tampon peut être recherchée pour stocker des instructions ayant une adresse cible correspondant à une adresse cible d'une instruction de charge reçue d'un premier cœur de processeur. Les données de réponse de charge peuvent être renvoyées pour l'instruction de charge reçue au premier cœur de processeur sur la base de la recherche de la mémoire tampon.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)