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1. (WO2017221532) TRANSISTOR FET À HÉTÉROJONCTION ET SON PROCÉDÉ DE FABRICATION
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N° de publication :    WO/2017/221532    N° de la demande internationale :    PCT/JP2017/015420
Date de publication : 28.12.2017 Date de dépôt international : 17.04.2017
CIB :
H01L 21/338 (2006.01), H01L 29/778 (2006.01), H01L 29/812 (2006.01)
Déposants : MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310 (JP)
Inventeurs : IMAI Akifumi; (JP).
NANJO Takuma; (JP).
SUITA Muneyoshi; (JP).
MATSUDA Takashi; (JP).
KURAHASHI Kenichiro; (JP).
YAGYU Eiji; (JP)
Mandataire : YOSHITAKE Hidetoshi; (JP).
ARITA Takahiro; (JP)
Données relatives à la priorité :
2016-125415 24.06.2016 JP
Titre (EN) HETEROJUNCTION FET TRANSISTOR AND METHOD FOR MANUFACTURING SAME
(FR) TRANSISTOR FET À HÉTÉROJONCTION ET SON PROCÉDÉ DE FABRICATION
(JA) ヘテロ接合電界効果型トランジスタおよびその製造方法
Abrégé : front page image
(EN)A heterojunction FET transistor comprises: a nitride semiconductor substrate (1); and epitaxial growth layers including a buffer layer (2) that is formed on the nitride semiconductor substrate (1), a channel layer (3) that is formed on the buffer layer (2), and an electron supply layer (4) that is formed on the channel layer (3). A drain electrode (7), a source electrode (8), and a gate electrode (9) disposed in the region therebetween are formed on the electron supply layer (4). A donor impurity concentration Nd1 and an acceptor impurity concentration Na1, which are at the interface between the nitride semiconductor substrate (1) and the epitaxial growth layers, i.e., the interface between the nitride semiconductor substrate (1) and the buffer layer (2), and a donor impurity concentration Nd2 and an acceptor impurity concentration Na2, which are in the epitaxial growth layers (2, 3, 4), satisfy the following relationships: 1.6×1019cm-3 ≥ Na1-Nd1 ≥ 0, Nd1/10 ≥ Nd2, and Na1/10 ≥ Na2.
(FR)L'invention concerne un transistor FET à hétérojonction comprenant : un substrat en semiconducteur à base de nitrure (1) ; et des couches de croissance épitaxiale comprenant une couche tampon (2) qui est formée sur le substrat en semiconducteur à base de nitrure (1), une couche de canal (3) qui est formée sur la couche tampon (2), et une couche d'alimentation en électrons (4) qui est formée sur la couche de canal (3). Une électrode de drain (7), une électrode de source (8) et une électrode de gâchette (9) disposées dans la région entre elles sont formées sur la couche d'alimentation en électrons (4). Une concentration d'impuretés de donneur Nd1 et une concentration d'impuretés d'accepteur Na1, qui se trouvent au niveau de l'interface entre le substrat en semiconducteur à base de nitrure (1) et les couches de croissance épitaxiale, c'est-à-dire l'interface entre le substrat en semiconducteur à base de nitrure (1) et la couche tampon (2), et une concentration d'impuretés de donneur Nd2 et une concentration d'impuretés d'accepteur Na2, qui se trouvent dans les couches de croissance épitaxiale (2, 3, 4), satisfont aux relations suivantes : 1,6×1019cm-3 ≥ Na1-Nd1 ≥ 0, Nd1/10 ≥ Nd2 et Na1/10 ≥ Na2.
(JA)ヘテロ接合電界効果型トランジスタは、窒化物半導体基板(1)と、その上に形成されたバッファ層(2)、バッファ層(2)上に形成されたチャネル層(3)およびチャネル層(3)上に形成された電子供給層(4)を含むエピタキシャル成長層と備える。電子供給層(4)上には、ドレイン電極(7)およびソース電極(8)と、その間の領域に配置されたゲート電極(9)とが形成されている。窒化物半導体基板(1)とエピタキシャル成長層との界面、すなわち窒化物半導体基板(1)とバッファ層(2)との界面におけるドナー型不純物濃度Nd1およびアクセプタ型不純物濃度Na1と、前記エピタキシャル成長層(2,3,4)におけるドナー型不純物濃度Nd2およびアクセプタ型不純物濃度Na2とが、1.6×1019cm-3≧Na1-Nd1≧0、Nd1/10≧Nd2、Na1/10≧Na2の関係を満たす。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)