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1. (WO2017220968) CIRCUITS INTÉGRÉS 3D MONOLITHIQUES AVEC TRAVERSÉES INTER-NIVEAUX
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N° de publication : WO/2017/220968 N° de la demande internationale : PCT/GB2017/051682
Date de publication : 28.12.2017 Date de dépôt international : 09.06.2017
CIB :
H01L 23/48 (2006.01) ,H01L 23/528 (2006.01) ,H01L 27/06 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23
Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
48
Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23
Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
52
Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre
522
comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
528
Configuration de la structure d'interconnexion
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
06
comprenant une pluralité de composants individuels dans une configuration non répétitive
Déposants : ARM LTD[GB/GB]; 110 Fulbourn Road Cambridge CB1 9NJ, GB
Inventeurs : SINHA, Saurabh Pijuskumar; GB
AITKEN, Robert Campbell; GB
CLINE, Brian Tracy; GB
YERIC, Gregory Munson; GB
CHANG, Kyungwook; GB
Mandataire : TLIP LTD; 14 King Street Leeds LS1 2HL, GB
Données relatives à la priorité :
15/188,54421.06.2016US
Titre (EN) MONOLITHIC 3D INTEGRATED CIRCUITS WITH INTER-TIER VIAS
(FR) CIRCUITS INTÉGRÉS 3D MONOLITHIQUES AVEC TRAVERSÉES INTER-NIVEAUX
Abrégé :
(EN) Various implementations described herein may be directed to using inter-tier vias (IVs) in integrated circuits (ICs). In one implementation, a three-dimensional (3D) IC may include a plurality of tiers disposed on a substrate layer, where the tiers may include a first tier having a first active device layer electrically coupled to first interconnect layers, and may also include a second tier having a second active device layer electrically coupled to a second interconnect layer, where the first interconnect layers include an uppermost layer that is least proximate to the first active device layer. The 3D IC may further include IVs to electrically couple the second interconnect layer and the uppermost layer. The uppermost layer may be electrically coupled to a power source at peripheral locations of the first tier, thereby electrically coupling the power source to the first active device layer and to the second active device layer.
(FR) La présente invention, dans divers modes de réalisation, peut viser à utiliser des traversées inter-niveaux (IV) dans des circuits intégrés (CI). Dans un mode de réalisation, un CI tridimensionnel (3D) peut comprendre une pluralité de niveaux disposés sur une couche de substrat, les niveaux pouvant comprendre un premier niveau doté d'une première couche de dispositifs actifs couplée électriquement à des premières couches d'interconnexion, et pouvant également comprendre un deuxième niveau doté d'une deuxième couche de dispositifs actifs couplée électriquement à une deuxième couche d'interconnexion, les premières couches d'interconnexion comprenant une couche supérieure extrême qui est la moins proche de la première couche de dispositifs actifs. Le CI 3D peut comprendre en outre des IV servant à coupler électriquement la deuxième couche d'interconnexion et la couche supérieure extrême. La couche supérieure extrême peut être couplée électriquement à une source d'alimentation à des emplacements périphériques du premier niveau, couplant ainsi électriquement la source d'alimentation à la première couche de dispositifs actifs et à la deuxième couche de dispositifs actifs.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)