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1. (WO2017219565) ARCHITECTURES D'ÉMINCEUR À FAIBLE COMPLEXITÉ POUR DES MISES EN ŒUVRE DE CIRCUIT D'ÉGALISEUR À RÉTROACTION DE DÉCISION (DFE) À ANTICIPATION À N PRISES
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N° de publication : WO/2017/219565 N° de la demande internationale : PCT/CN2016/103263
Date de publication : 28.12.2017 Date de dépôt international : 25.10.2016
CIB :
H04L 25/03 (2006.01)
Déposants : HUAWEI TECHNOLOGIES CO., LTD.[CN/CN]; Huawei Administration Building, Bantian, Longgang District Shenzhen, Guangdong 518129, CN
Inventeurs : HO, Huong; CA
Données relatives à la priorité :
15/271,73521.09.2016US
62/353,92623.06.2016US
Titre (EN) LOW COMPLEXITY SLICER ARCHITECTURES FOR N-TAP LOOK-AHEAD DECISION FEEDBACK EQUALIZER (DFE) CIRCUIT IMPLEMENTATIONS
(FR) ARCHITECTURES D'ÉMINCEUR À FAIBLE COMPLEXITÉ POUR DES MISES EN ŒUVRE DE CIRCUIT D'ÉGALISEUR À RÉTROACTION DE DÉCISION (DFE) À ANTICIPATION À N PRISES
Abrégé : front page image
(EN) A slicer circuit for use in a N-tap, S-bit symbol look-ahead decision feedback equalizer (DFE) wherein the slicer comprises overflow adders and sign adders, the slicer circuit including a first processing path for generating, based on a signal sample y(n), a most significant bit (MSB) for each of 2S*N possible output symbols of the DFE, the first processing path including (2S*N)/2 overflow adder circuits, and a second processing path for generating, based on the signal sample y(n), a least significant bit (LSB) for each of the 2S*N possible output symbols, the second processing path including 2S*N sign adder circuits.
(FR) La présente invention concerne un circuit éminceur devant être utilisé dans un égaliseur à rétroaction de décision (DFE) à anticipation de symbole S-bit, N-prises, l'éminceur comprenant des additionneurs de débordement et des additionneurs de signe, le circuit de trancheur comprenant un premier chemin de traitement pour générer, sur la base d'un échantillon de signal y(n), un bit le plus significatif (MSB) pour chacun des 2 S*N symboles de sortie possibles du DFE, le premier chemin de traitement comprenant (2S *N)/2 circuits d'addition de débordement, et un second chemin de traitement pour générer, sur la base de l'échantillon de signal y(n), un bit moins important (LSB) pour chacun des symboles de sortie possibles 2S*n, le second chemin de traitement comprenant des circuits d'addition de signe 2S*n.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)