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1. (WO2017218227) MÉMOIRE DE DÉTECTION ET DE CORRECTION D'ERREURS PARTAGÉE
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication : WO/2017/218227 N° de la demande internationale : PCT/US2017/035946
Date de publication : 21.12.2017 Date de dépôt international : 05.06.2017
CIB :
G06F 11/20 (2006.01)
Déposants : MICRON TECHNOLOGY, INC.[US/US]; 8000 South Federal Way Boise, Idaho 83716, US
Inventeurs : SHIBATA, Tomoyuki; JP
KONDO, Chikara; JP
TANAKA, Hiroyuki; JP
Mandataire : DORSEY & WHITNEY LLP; 701 5th Ave Suite 6100 Seattle, Washington 98104, US
ENG, Kimton; US
HEGSTROM, Brandon; US
IGNAT, Brian J.; US
ITO, Mika; US
MAKINO, Kyoko; US
MEIKLEJOHN, Paul T.; US
NYRE, Erik; US
ORME, Nathan; US
QUECAN, Andrew; US
SPAITH, Jennifer; US
STERN, Ronnie; US
WETZEL, Elen; US
ANDKEN, Kerrylee; US
CARMAN, Derrick; US
Données relatives à la priorité :
15/183,65415.06.2016US
Titre (EN) SHARED ERROR DETECTION AND CORRECTION MEMORY
(FR) MÉMOIRE DE DÉTECTION ET DE CORRECTION D'ERREURS PARTAGÉE
Abrégé : front page image
(EN) Apparatuses and methods of sharing error correction memory on an interface chip are described. An example apparatus includes: at least one memory chip having a plurality of first memory cells and an interface chip coupled to the at least one memory chip and having a control circuit and a storage area. The control circuit detects one or more defective memory cells of the first memory cells of the at least one memory chip. The control circuit further stores first defective address information of the one or more defective memory cells of the first memory cells into the storage area. The interface chip responds to the first defective address information and an access request to access the storage area in place of the at least one memory chip when the access request has been provided with respect to the one or more defective memory cells of the first memory cells.
(FR) L'invention concerne des appareils et des procédés permettant de partager une mémoire de correction d'erreurs sur une puce d'interface. Un appareil donné à titre d'exemple comprend : au moins une puce de mémoire comprenant une pluralité de premières cellules mémoire et une puce d'interface couplée à la puce ou aux puces mémoire et comprenant un circuit de commande et une zone de stockage. Le circuit de commande détecte une ou plusieurs cellules mémoire défectueuses parmi les premières cellules mémoire de la puce ou des puces mémoire. Le circuit de commande stocke également les premières informations d'adresse défectueuses de la cellule ou des cellules mémoire défectueuses parmi les premières cellules mémoire dans la zone de stockage. La puce d'interface répond aux premières informations d'adresse défectueuses ainsi qu'à une demande d'accès pour accéder à la zone de stockage au lieu de la puce ou des puces mémoire lorsque la demande d'accès a été fournie par rapport à la cellule ou aux cellules mémoire défectueuses parmi les premières cellules mémoire.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)