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1. (WO2017217306) COMPOSANT SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION CORRESPONDANT
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N° de publication :    WO/2017/217306    N° de la demande internationale :    PCT/JP2017/021252
Date de publication : 21.12.2017 Date de dépôt international : 08.06.2017
CIB :
H01L 21/3205 (2006.01), H01L 21/768 (2006.01), H01L 23/522 (2006.01)
Déposants : MURATA MANUFACTURING CO., LTD. [JP/JP]; 10-1, Higashikotari 1-chome, Nagaokakyo-shi, Kyoto 6178555 (JP)
Inventeurs : NAKAISO Toshiyuki; (JP)
Mandataire : KAEDE PATENT ATTORNEYS' OFFICE; 1-4-34, Noninbashi, Chuo-ku, Osaka-shi, Osaka 5400011 (JP)
Données relatives à la priorité :
2016-119318 15.06.2016 JP
Titre (EN) SEMICONDUCTOR COMPONENT AND SEMICONDUCTOR COMPONENT PRODUCTION METHOD
(FR) COMPOSANT SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION CORRESPONDANT
(JA) 半導体部品および半導体部品の製造方法
Abrégé : front page image
(EN)A semiconductor component (10) that comprises a semiconductor substrate (20), a semiconductor element part (21), a rewiring layer (30), and an insulating layer (40). The semiconductor substrate (20) has a first surface (201) and a second surface (202) that face each other and a side surface (210) that is orthogonal to the first surface (201) and the second surface (202). The semiconductor element part (21) is formed in a region of the semiconductor substrate (20) that is on the first surface (201) side. The rewiring layer (30) is formed on the first surface (201) of the semiconductor substrate (20) and, seen in a direction that is orthogonal to the first surface (201), has a larger area than the semiconductor substrate (20). The insulating layer (40) is in contact with the side surface of the semiconductor substrate (20). The insulating layer (40) is arranged to cover the side surface (210) of the semiconductor substrate (20) and an end part (301) of the rewiring layer (30) that does not contact the first surface (201) of the semiconductor substrate (20) but is one portion of a surface of the rewiring layer that is on the semiconductor substrate (20) side.
(FR)La présente invention concerne un composant semi-conducteur (10) qui comprend un substrat semi-conducteur (20), une partie d'élément semi-conducteur (21), une couche de recâblage (30) et une couche isolante (40). Le substrat semi-conducteur (20) présente une première surface (201) et une seconde surface (202) qui se font face, ainsi qu'une surface latérale (210) qui est orthogonale à la première surface (201) et à la seconde surface (202). La partie d'élément semi-conducteur (21) est formée dans une région du substrat semi-conducteur (20) se trouvant sur le côté de la première surface (201). La couche de recâblage (30) est formée sur la première surface (201) du substrat semi-conducteur (20) et, vue dans une direction qui est orthogonale à la première surface (201), présente une région plus grande que le substrat semi-conducteur (20). La couche isolante (40) est en contact avec la surface latérale du substrat semi-conducteur (20), et est agencée de façon à recouvrir la surface latérale (210) du substrat semi-conducteur (20) ainsi qu'une partie d'extrémité (301) de la couche de recâblage (30) qui n'est pas en contact avec la première surface (201) du substrat semi-conducteur (20) mais qui est une partie d'une surface de la couche de recâblage se trouvant sur le côté du substrat semi-conducteur (20).
(JA)半導体部品(10)は、半導体基板(20)、半導体素子部(21)、再配線層(30)、および、絶縁層(40)を備える。半導体基板(20)は、互いに対向する第1面(201)と第2面(202)、および、第1面(201)と第2面(202)に直交する側面(210)を有する。半導体素子部(21)は、半導体基板(20)の第1面(201)側の領域に形成されている。再配線層(30)の面積は、半導体基板(20)の第1面(201)に形成され、第1面(201)に直交する方向に視て、半導体基板(20)よりも広い。絶縁層(40)は、半導体基板(20)の側面に当接している。絶縁層(40)は、再配線層(30)における半導体基板(20)側の面の一部であって半導体基板(20)の第1面(201)に当接していない端部(301)と、半導体基板(20)の側面(210)と、に亘って覆うように配置されている。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)