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1. (WO2017213760) SCHÉMAS DE TERMINAISON POUR ARCHITECTURES DE BUS MÉMOIRE À RANGS MULTIPLES

Pub. No.:    WO/2017/213760    International Application No.:    PCT/US2017/028655
Publication Date: Fri Dec 15 00:59:59 CET 2017 International Filing Date: Fri Apr 21 01:59:59 CEST 2017
IPC: G06F 13/40
G06F 13/42
Applicants: QUALCOMM INCORPORATED
Inventors: WEE, Tin Tin
BRYAN, Thomas
Title: SCHÉMAS DE TERMINAISON POUR ARCHITECTURES DE BUS MÉMOIRE À RANGS MULTIPLES
Abstract:
L'invention porte sur une architecture de bus de mémoire à rangs multiples dans laquelle une DRAM active n'est pas terminée et une DRAM inactive se termine pour augmenter la largeur de l'oeil de données au niveau de la DRAM active.