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1. (WO2017211240) PUCE DE PROCESSEUR ET PROCÉDÉ DESTINÉS À LA PRÉLECTURE D'UN CACHE D'INSTRUCTION

Pub. No.:    WO/2017/211240    International Application No.:    PCT/CN2017/087091
Publication Date: Fri Dec 15 00:59:59 CET 2017 International Filing Date: Sat Jun 03 01:59:59 CEST 2017
IPC: G06F 9/38
Applicants: HUAWEI TECHNOLOGIES CO., LTD.
华为技术有限公司
Inventors: SHEN, Yichong
沈亦翀
FANG, Lei
方磊
LUO, Huibin
罗会斌
Title: PUCE DE PROCESSEUR ET PROCÉDÉ DESTINÉS À LA PRÉLECTURE D'UN CACHE D'INSTRUCTION
Abstract:
La présente invention concerne une puce de processeur (200) qui comprend un noyau d'unité de traitement central (CPU) (202) et une mémoire cache (204). La mémoire cache (204) comprend un cache d'instruction L1 (cache-I L1) (2042) et une unité de commande de cache (2044). Le cache-I L1 (2042) comprend au moins une ligne de cache. Chaque ligne de cache comprend un domaine d'étiquette, des données, un élément binaire indicateur et un élément binaire d'extension pour stocker des informations de décalage d'une adresse d'accès. Le noyau de la CPU (202) est conçu pour obtenir une adresse d'accès d'une première instruction et d'accéder au cache-I L1 (2042) conformément à l'adresse d'accès de la première instruction. L'unité de commande de cache (2044) est conçue pour lire des informations de décalage d'une adresse d'accès dans un élément binaire d'extension d'une première ligne de cache si la première ligne de cache correspondant à l'adresse d'accès de la première instruction dans le cache-I L1 est atteinte et réalise un calcul conformément aux informations de décalage de l'adresse d'accès et l'adresse d'accès de la première instruction afin d'obtenir une adresse d'accès d'une seconde instruction. Le noyau de la CPU (202) est en outre conçu pour effectuer la pré-lecture de la seconde instruction conformément à l'adresse d'accès de la seconde instruction.