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1. (WO2017211105) DISPOSITIF À SUPER-JONCTION, PUCE ET PROCÉDÉ DE FABRICATION S'Y RAPPORTANT
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N° de publication :    WO/2017/211105    N° de la demande internationale :    PCT/CN2017/076899
Date de publication : 14.12.2017 Date de dépôt international : 16.03.2017
CIB :
H01L 29/78 (2006.01), H01L 21/336 (2006.01), H01L 29/06 (2006.01)
Déposants : SHENZHEN SANRISE-TECH CO., LTD. [CN/CN]; 6/F, Block B, SDG Infoport Bldg No.2 Kefeng Rd., Hi-Tech Park, Nanshan Dist Shenzhen, Guangdong 518057 (CN)
Inventeurs : ZENG, Dajie; (CN).
XIAO, Sheng'an; (CN)
Mandataire : SHENZHEN ZHONGYI PATENT AND TRADEMARK OFFICE; 4th Fl. (PO Box No.5) Old Shenzhen Special Zone Newspaper Building, No.1014 Shennan Middle Road, Futian District Shenzhen, Guangdong 518028 (CN)
Données relatives à la priorité :
201610404835.2 08.06.2016 CN
Titre (EN) SUPER-JUNCTION DEVICE, CHIP AND MANUFACTURING METHOD THEREFOR
(FR) DISPOSITIF À SUPER-JONCTION, PUCE ET PROCÉDÉ DE FABRICATION S'Y RAPPORTANT
(ZH) 一种超结器件、芯片及其制造方法
Abrégé : front page image
(EN)A super-junction device, a chip and a manufacturing method therefor. The device comprises: a gate electrode (1), a gate oxide layer (2), a source electrode (3), a hole collection area (4), a body area (5) of a first conduction type, a column (6) of the first conduction type, an epitaxial layer (7) of a second conduction type, an N-type buffer layer (8), a semiconductor substrate (9), a JFET injection area (10), and an area (11) of the second conduction type formed at the bottom of the JFET injection area (10). The area (11) of the second conduction type and the body area (5) of the first conduction type form a top charge balance area at the top of the epitaxial layer (7) of the second conduction type and the column (6) of the first conduction type, so as to promote the strength of the electric field located at the top of a super-junction structure in a depth range of the body area (5) of the first conduction type and reduce the on-state resistance of the device. By additionally providing the area of the second conduction type at the bottom of the JFET injection area so as to form a top charge balance area, the breakdown voltage of the device is improved, the specific on-resistance, the maximum reverse recovery current and the switching speed are reduced, the gate-drain capacitance is increased, and the EMI performance is improved.
(FR)L'invention concerne un dispositif à super-jonction, une puce et un procédé de fabrication s'y rapportant. Le dispositif comprend : une électrode de grille (1), une couche d'oxyde de grille (2), une électrode de source (3), une zone de collecte de trous (4), une zone de corps (5) d'un premier type de conductivité, une colonne (6) du premier type de conductivité, une couche épitaxiale (7) d'un second type de conductivité, une couche tampon du type N (8), un substrat semi-conducteur (9), une zone d'injection JFET (10), et une zone (11) du second type de conductivité formée au-dessous de la zone d'injection JFET (10). La zone (11) du second type de conductivité et la zone de corps (5) du premier type de conductivité forment une zone d'équilibrage de charges supérieure au-dessus de la couche épitaxiale (7) du second type de conductivité et de la colonne (6) du premier type de conductivité, afin de favoriser l'intensité du champ électrique en haut d'une structure de super-jonction dans une plage de profondeur de la zone du corps (5) du premier type de conductivité et de réduire la résistance à l'état passant du dispositif. Par disposition supplémentaire de la zone du second type de conductivité au-dessous de la zone d'injection JFET afin de former une zone d'équilibrage de charges supérieure, la tension de claquage du dispositif est améliorée, la résistance spécifique à l'état passant, le courant de recouvrement inverse maximum et la vitesse de commutation sont réduits, la capacité grille-drain est augmentée, et l'efficacité de résistance aux interférences électromagnétiques (EMI) est améliorée.
(ZH)一种超级结器件、芯片及其制备方法,该器件包括:栅极(1)、栅氧化层(2)、源极(3)、空穴收集区(4)、第一导电类型体区(5)、第一导电类型柱(6)、第二导电类型外延层(7)、N型缓冲层(8)、半导体衬底(9)、JFET注入区(10),以及形成于JFET注入区(10)底部的第二导电类型区(11),第二导电类型区(11)和第一导电类型体区(5)在第二导电类型外延层(7)和第一导电类型柱(6)的顶部形成顶部电荷平衡区,以提升位于第一导电类型体区(5)的深度范围内的超结结构顶部的电场强度并降低器件的导通电阻。通过在JFET注入区底部增设第二导电类型区,从而形成顶部电荷平衡区,提高了器件的击穿电压,降低了比导通电阻、最大反向恢复电流、开关速度,增大了栅漏电容,改善了EMI性能。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)