Certains contenus de cette application ne sont pas disponibles pour le moment.
Si cette situation persiste, veuillez nous contacter àObservations et contact
1. (WO2017209783) LIMITATION DE MÉMOIRE À FAIBLE PUISSANCE
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication : WO/2017/209783 N° de la demande internationale : PCT/US2016/053425
Date de publication : 07.12.2017 Date de dépôt international : 23.09.2016
CIB :
G06F 13/16 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13
Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
14
Traitement de demandes d'interconnexion ou de transfert
16
pour l'accès au bus de mémoire
Déposants :
ADVANCED MICRO DEVICES, INC. [US/US]; AMD Law Department 2485 Augustine Drive Santa Clara, California 95054, US
Inventeurs :
BALAKRISHNAN, Kedarnath; US
BRANDL, Kevin M.; US
MAGRO, James R.; US
Mandataire :
POLANSKY & ASSOCIATES, P.L.L.C.; POLANSKY, Paul J. 12600 Hill Country Blvd. Suite R-275 Austin, Texas 78738, US
Données relatives à la priorité :
15/168,04328.05.2016US
Titre (EN) LOW POWER MEMORY THROTTLING
(FR) LIMITATION DE MÉMOIRE À FAIBLE PUISSANCE
Abrégé :
(EN) In one form, a data processing system includes a memory channel having a plurality of ranks, and a data processor. The data processor is coupled to the memory channel and is adapted to access each of the plurality of ranks. In response to detecting a predetermined event, the data processor selects an active rank of the plurality of ranks and places other ranks besides the active rank in a low power state, wherein the other ranks include at least one rank with a pending request at a time of detection of the predetermined event. The data processor subsequently processes a memory access request to the active rank.
(FR) Selon la présente invention, dans un mode de réalisation, un système de traitement de données comprend un canal de mémoire ayant une pluralité de rangs, et un processeur de données. Le processeur de données est couplé au canal de mémoire et est conçu pour accéder à chaque rang de la pluralité de rangs. En réponse à la détection d'un événement prédéterminé, le processeur de données sélectionne un rang actif de la pluralité de rangs et met d'autres rangs outre le rang actif dans un état de faible puissance, les autres rangs comprenant au moins un rang ayant une demande en attente au moment de la détection de l'événement prédéterminé. Le processeur de données traite ultérieurement une demande d'accès mémoire au rang actif.
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)