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1. (WO2017208486) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEUR EN COLONNE
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N° de publication : WO/2017/208486 N° de la demande internationale : PCT/JP2016/089129
Date de publication : 07.12.2017 Date de dépôt international : 28.12.2016
CIB :
H01L 21/8244 (2006.01) ,H01L 27/11 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
77
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
78
avec une division ultérieure du substrat en plusieurs dispositifs individuels
82
pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
822
le substrat étant un semi-conducteur, en utilisant une technologie au silicium
8232
Technologie à effet de champ
8234
Technologie MIS
8239
Structures de mémoires
8244
Structures de mémoires statiques à accès aléatoire (SRAM)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
10
comprenant une pluralité de composants individuels dans une configuration répétitive
105
comprenant des composants à effet de champ
11
Structures de mémoires statiques à accès aléatoire
Déposants :
舛岡 富士雄 MASUOKA Fujio [JP/JP]; JP (US)
原田 望 HARADA Nozomu [JP/JP]; JP (US)
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG/SG]; ノースブリッジロード 111、ペニンシュラ プラザ #16-04 111, North Bridge Road, #16-04, Peninsula Plaza, 179098, SG (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KH, KM, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW)
Inventeurs :
舛岡 富士雄 MASUOKA Fujio; JP
原田 望 HARADA Nozomu; JP
Mandataire :
木村 満 KIMURA Mitsuru; JP
Données relatives à la priorité :
PCT/JP2016/06615101.06.2016JP
Titre (EN) METHOD FOR MANUFACTURING COLUMNAR SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEUR EN COLONNE
(JA) 柱状半導体装置の製造方法
Abrégé :
(EN) This method for manufacturing a columnar semiconductor device has a step for forming W layers (52a, 52d), which are in contact with the side surface of an N+ layer (38b), and the side surface of a top portion of a W layer (43a), and which have a same width and a circular strip shape in plan view, by forming, on the side surface of the N+ layer (38b) of a top portion of a Si column (6b), and on the side surface of the top portion of the W layer (43a), a circular-strip-shaped SiO2 layer, and an AlO layer (51) on an outer peripheral portion surrounding the SiO2 layer, forming circular-strip-shaped contact holes by etching the circular-strip-shaped SiO2 layer using the AlO layer as a mask, and embedding the W layers (52a, 52b) in the contact holes.
(FR) L'invention porte sur un procédé de fabrication d'un dispositif à semi-conducteur en colonne, qui comprend une étape consistant à former des couches de W (52a, 52d), qui sont en contact avec la surface latérale d'une couche N+ (38b) et la surface latérale d'une partie supérieure d'une couche de W (43a), et qui ont une même largeur et une forme de bande circulaire en vue plane, par formation, sur la surface latérale de la couche N+ (38b) d'une partie supérieure d'une colonne de Si (6b), et sur la surface latérale de la partie supérieure de la couche de W (43a), d'une couche de SiO2 en forme de bande circulaire, et d'une couche d'AlO (51) sur une partie périphérique extérieure entourant la couche de SiO2, formation de trous de contact en forme de bande circulaire par gravure de la couche de SiO2 en forme de bande circulaire en utilisant la couche d'AlO comme masque, et noyage des couches de W (52a, 52b) dans les trous de contact.
(JA) 柱状半導体装置の製造方法は、Si柱(6b)の頂部のN層(38b)と、W層(43a)の頂部と、の側面を、円帯状のSiO層と、これを囲んだ外周部にAlO層(51)と、を形成し、このAlO層をマスクに円帯状SiO層をエッチングして、円帯状のコンタクトホールを形成し、このコンタクトホールにW層(52a、52b)を埋め込むことにより、N層(38b)と、W層(43a)の頂部と、の側面に接して、平面視において、等幅で、円帯状のW層(52a、52d)を形成する工程を有する。
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)