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1. (WO2017208477) CONVERTISSEUR DE SECTEUR
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明 細 書

発明の名称 電力変換器

技術分野

0001  

背景技術

0002   0003   0004   0005   0006  

先行技術文献

特許文献

0007  

発明の概要

発明が解決しようとする課題

0008   0009  

課題を解決するための手段

0010  

発明の効果

0011  

図面の簡単な説明

0012  

発明を実施するための形態

0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12  

図面

1   2   3   4   5   6   7   8  

明 細 書

発明の名称 : 電力変換器

技術分野

[0001]
 この発明は、スイッチング素子を有する電力変換器に関するものである。

背景技術

[0002]
 電力変換器の高効率化と小型化のため、高速スイッチングおよび低オン抵抗のスイッチング素子が使用される。しかし、スイッチング速度が速くなるほど、回路寄生成分の影響を受けやすくなり、スイッチング素子の発振、誤動作が問題となる。
[0003]
 例えば、GaN(ガリウムナイトライド)などのワイドバンドギャップ半導体を用いたスイッチング素子は、入力容量Cissや出力容量Cossなどの浮遊容量が、Si(シリコン)MOSFET(Metal―Oxide―Semiconductor Field―Effect Transistor)に比べて1桁小さいことを利用して、高速スイッチングおよび低オン抵抗のスイッチング素子を実現している。
[0004]
 一方、浮遊容量が非常に小さいためにQ値が高くなりやすく、回路寄生インダクタンスと浮遊容量との共振周波数でインピーダンスが極端に低くなる。浮遊容量が小さいことから来るこの両特性によって、スイッチングのタイミングでスイッチング素子のドレインソース間、ゲートソース間に発振が起こり、スイッチング素子が誤動作、破損する原因となる。
[0005]
 前述の例では、スイッチング素子としてGaNを取り上げたが、浮遊容量を小さくすることで高速スイッチングを実現しているスイッチング素子であれば、Si MOSFET、SiC(シリコンカーバイド)MOSFET等でも同様である。また、スイッチング素子の種類に関わらず、回路パターンや配線の引き回し等により回路寄生インダクタンスが大きく、Q値が高くなっている場合でも同様である。
[0006]
 このようなスイッチング素子の誤動作や寄生発振を防ぐため、正側電力端子にドレインが接続された第1のMISFETと、出力端子にドレインが接続された第2のMISFETとを備え、第1のMISFETのゲートおよびソース間に、ソースからゲートに向けて導通する電流経路を形成する制御回路(ゲートダイオード)を設けることが提案されている。さらにドレイン電圧サージを低減するために、正側電力端子と負側電力端子間にスナバキャパシタを接続することも提案されている。(特許文献1参照)

先行技術文献

特許文献

[0007]
特許文献1 : 特開2015-126342号公報

発明の概要

発明が解決しようとする課題

[0008]
 特許文献1では、スイッチング素子のゲートとソース間に、ツェナーダイオードやショツトキーバリアダイオードなどのゲートダイオードを接続することで発振を抑制している。しかし、この方法ではダイオード損失の発生やスイッチング素子の損失増加を招き、電力変換器の効率低下、またスイッチング素子用冷却器の大型化が課題となる。
[0009]
 この発明は、前述のような課題を解決するためになされたものであり、電力変換器の高効率化、小型化を維持しながら、スイッチング素子の発振を抑制するようにした電力変換器を得ることを目的とするものである。

課題を解決するための手段

[0010]
 この発明に係る電力変換器は、スイッチング素子と、このスイッチング素子の端子に電気的に接続された、スタブを有する発振抑制回路とを備えたものである。

発明の効果

[0011]
 この発明によれば、スイッチング素子の端子に、スタブを有する発振抑制回路を接続することで、スイッチング素子の損失を増やすことなく、スイッチング素子の発振、誤動作を抑制することができる。

図面の簡単な説明

[0012]
[図1] この発明の実施の形態1に係る電力変換器の基本構成図である。
[図2] 電力変換器を構成するスイッチング素子周辺の寄生成分を含めた等価回路図である。
[図3] この発明によるスタブによる発振抑制の原理図である。
[図4] この発明の実施の形態1に係る電力変換器のスタブの接続を変えた基本構成図である。
[図5] この発明の実施の形態1に係る電力変換器のスタブの接続を変えた基本構成図である。
[図6] この発明の実施の形態2に係る電力変換器の基本構成図である。
[図7] この発明の実施の形態2に係る電力変換器の他の構成による基本構成図である。
[図8] この発明の実施の形態2に係る電力変換器の他の構成による基本構成図である。

発明を実施するための形態

[0013]
実施の形態1.
 以下、この発明の実施の形態1に係る電力変換器を図1から図3に基づいて説明する。
 図1は実施の形態1の電力変換器に使用されるスイッチング素子の周辺の構成図を示し、インバータやコンバータなどの電力変換器は、複数のスイッチング素子11が正側電力端子と負側電力端子間にハーフブリッジ構成やフルブリッジ構成に接続されて構成される。
[0014]
 図1において、スイッチング素子11は電力変換器を構成するMOSFETなどのスイッチング素子の1つを示し、ドレイン端子D、ソース端子S、ゲート端子Gを備えている。回路基板12にはプリント配線などにより複数の基板パターン13が形成され、スイッチング素子11のドレイン端子D、ソース端子S、ゲート端子Gの各端子はそれぞれの基板パターン13に半田等で電気的に接続されている。スイッチング素子11のドレイン端子Dには、スタブ用の電線14の一端が電気的に接続され、スタブ用の電線14の他端はどこにも接続されず開放状態となっている。また、スタブ用の電線14の長さは、後述する発振周波数の1/4波長の奇数倍である。
[0015]
 なお、スタブとは、高周波回路における伝送線路に並列に接続される分布定数線路であって、終端負荷と線路長の波長に対する比により、入力端から見てキャパシタになったりインダクタになったりするものである。
 スイッチング素子11のドレイン端子Dに接続したスタブによる発振抑制原理を説明するため、まず、スタブがない場合の発振原理について説明する。
[0016]
 寄生成分を含めたスイッチング素子11の周辺の等価回路を図2に示す。スイッチング素子11は、スイッチング素子の浮遊容量21と、スイッチング素子のボンディングワイヤーやリード端子等の寄生インダクタンス22を有する。基板パターン13は、寄生インダクタンス23を有する。
[0017]
 スイッチング素子11のドレインソース間の浮遊容量21が小さく、スイッチング素子11の寄生インダクタンス22と基板パターン13の寄生インダクタンス23が大きい場合、Q値が高くなり、スイッチングのタイミングでドレインソース間に発振が起こる。
 発振周波数fは、スイッチング素子11や基板パターン13等からなる回路一巡の寄生インダクタンス成分Lと、スイッチング素子11のドレインソース間の浮遊容量Cで決まり、以下の式(1)で求まる。
[数1]


 また、その時の発振周波数fの波長λは、真空中での伝播速度Coを用いて以下の式(2)で求まる。
[数2]


[0018]
 次に、スタブによる発振抑制原理を説明する。スタブによる発振抑制原理の模式図を図3に示す。
 図3において、31は、スタブ用の電線(左端のA点がスタブ用の電線14とスイッチング素子11との接続点、右端のB点がスタブ用の電線14の先端部)、32は、発振周波数の入射波、33は、反射波である。また、スタブ用の電線14の長さは、発振周波数の1/4波長としている。
[0019]
 上述のスイッチング素子11のドレインソース間に発振が起こると、発振周波数の信号がスイッチング素子11とスタブ用の電線14の接続点Aからスタブ用の電線14内に入射する。スタブ用の電線14の長さが発振周波数の1/4波長分であるため、入射波は、1/4波長進み、スタブ用の電線14の先端のB点で反射する。スタブ用の電線14の先端は、開放されているため、反射波の位相は、入射波と180度ずれ、入射波と反射波が互いに打ち消し合う。以上の原理で発振周波数はキャンセルされ、スイッチング素子11の発振が抑制できる。
 このようにスタブ用の電線14は、スイッチング素子11の発振を抑制するので、発振抑制回路として機能する。
[0020]
 なお、スイッチング素子11としては、MOSFETに限らず、IGBTなど全てのパワー回路用スイッチング素子が使用でき、特に、ワイドバンドギャップ半導体が好ましい。
 また、スイッチング素子11の素材は、Si(シリコン)のみならず、SiC(シリコンカーバイド)、GaN(ガリウムナイトライド)等のワイドギャップ半導体の場合でもよい。
 スタブ用の電線14は、前述ではドレイン端子Dに接続したが、図4に示すように、スイッチング素子11のソース端子Sに接続してもよい。
[0021]
 また、スイッチング素子11のゲートソース間浮遊容量が小さく、ゲートソース間が発振した場合は、図5に示すように、スイッチング素子11のゲート端子Gにスタブ用の電線14を接続しても同様の効果が得られる。
 以上のように、実施の形態1の発明は、スイッチング素子11のドレイン、ソース、ゲートのいずれかの端子に、スタブ用の電線14を有する発振抑制回路を接続するだけで、スナバ損失やスイッチング素子の損失を増やすことなく、スイッチング素子11の発振や誤動作を抑制することができる。
[0022]
実施の形態2.
 次に、この発明の実施の形態2に係る電力変換器を図6から図8に基づいて説明する。
 図6から図8は、実施の形態2の電力変換器に使用されるスイッチング素子の周辺の各構成図を示し、インバータやコンバータなどの電力変換器は複数のスイッチング素子11が正側電力端子と負側電力端子間にブリッジ構成に接続されて構成される。なお、図6から図8において、図1と同じまたは相当する部分には、同じ符号を付して、詳細な説明は省略する。
[0023]
 まず図6において、スイッチング素子11は、電力変換器を構成するMOSFETなどのスイッチング素子の1つを示し、ドレイン端子D、ソース端子S、ゲート端子Gを備えている。回路基板12には複数の基板パターン13が形成され、スイッチング素子11のドレイン端子D、ソース端子S、ゲート端子Gの各端子は、それぞれの基板パターン13に半田等で電気的に接続されている。前述の構成は、実施の形態1の図1と同じである。
[0024]
 実施の形態1のスタブは、スイッチング素子11の端子に電気的に接続される電線14で構成したが、実施の形態2のスタブは、スイッチング素子11のドレイン端子Dが接続される基板パターン13の一部にスタブ用の基板パターン44として構成したものである。
 図6に示す通り、スタブ用の基板パターン44は、ドレイン端子Dが接続される基板パターン13から延長して渦巻き状に回路パターンを引くことで構成されている。
 スタブ用の基板パターン44の先端は、開放状態となっており、基板パターン44の長さは、発振周波数の1/4波長の奇数倍となっている。
 このように構成することで、スタブ用の基板パターン44がスイッチング素子11の発振を抑制する発振抑制回路として機能し、また基板パターンの一部として構成されるので、回路基板12上の占有面積を抑制でき、電力変換器の小型化に効果的である。
[0025]
 さらに、小型にするために、図7に示す通り、複数の層を使って基板パターンを引き、各層をスルホールなどで接続して構成した基板パターン54にしてもよい。さらに、図7のように基板パターン54は、渦巻き状の回路パターンを基板内に多層積層させることによって、螺旋状にパターンを構成して、基板の表面上の占有面積を抑制し、電力変換器の小型化に効果的である。
[0026]
 また、スタブを基板パターンで構成する場合、図8に示す通り、スイッチング素子11が実装された回路基板12とは別の基板65の上に、スタブ用の基板パターン64として構成し、スタブ用の基板パターン64を基板パターン13と電気的に接続して構成してもよい。
[0027]
 スタブの基板パターン64を別基板65の上に構成する場合、スイッチング素子11が実装された回路基板12より高い誘電率の基材を使用した別基板を使用することで、発振周波数の波長が短くなり、スタブの長さを短縮できる。これにより、基板上の占有面積を抑制でき、電力変換器の小型化に効果的である。発振周波数の波長λaは、発振周波数f、速度Co、基材の実効比誘電率εrを用いて以下の式(3)で求まる。
[数3]


[0028]
 また、スタブの基板パターン64を別基板65の上に構成する場合、スイッチング素子11が実装された回路基板12より基材厚みが薄い基板を使用することで、発振周波数の波長が短くなり、スタブの長さを短縮できる。これにより、基板上の占有面積を抑制でき、電力変換器の小型化に効果的である。
 なお、図6から図8においては、スタブ用の基板パターン44、54、64は、スイッチング素子11のドレイン端子Dが接続される基板パターン13に接続した例を示したが、実施の形態1でも説明したように、スイッチング素子11のソース端子Sまたはゲート端子Gが接続される基板パターン13に接続してもよい。
[0029]
 以上、この発明の実施の形態を記述したが、この発明は実施の形態に限定されるものではなく、種々の設計変更を行うことが可能であり、その発明の範囲内において、各実施の形態を自由に組み合わせることができ、また、各実施の形態を適宜、変形、省略することが可能である。

請求の範囲

[請求項1]
 スイッチング素子と、このスイッチング素子の端子に電気的に接続されたスタブを有する発振抑制回路とを備えた電力変換器。
[請求項2]
 前記発振抑制回路は、前記スイッチング素子のドレイン端子に電気的に接続したことを特徴とする請求項1に記載の電力変換器。
[請求項3]
 前記発振抑制回路は、前記スイッチング素子のソース端子に電気的に接続したことを特徴とする請求項1に記載の電力変換器。
[請求項4]
 前記発振抑制回路は、前記スイッチング素子のゲート端子に電気的に接続したことを特徴とする請求項1に記載の電力変換器。
[請求項5]
 前記スタブは、発振周波数の1/4波長の奇数倍の長さを持ち、先端が開放されたことを特徴とする請求項1から請求項4のいずれか1項に記載の電力変換器。
[請求項6]
 前記スタブは、電線で構成したことを特徴とする請求項5に記載の電力変換器。
[請求項7]
 前記スタブは、基板パターンで構成したことを特徴とする請求項5に記載の電力変換器。
[請求項8]
 前記基板パターンは、複数の層で構成されたことを特徴とする請求項7に記載の電力変換器。
[請求項9]
 前記基板パターンは、前記スイッチング素子が実装された回路基板とは別基板の上に構成されたことを特徴とする請求項7に記載の電力変換器。
[請求項10]
 前記別基板の基材は、前記スイッチング素子が実装された回路基板の基材より高い誘電率を持つことを特徴とする請求項9に記載の電力変換器。
[請求項11]
 前記別基板の基材は、前記スイッチング素子が実装された回路基板の基材より薄いことを特徴とする請求項9または請求項10に記載の電力変換器。
[請求項12]
 前記スイッチング素子は、ワイドバンドギャップ半導体であることを特徴とする請求項1から請求項11のいずれか1項に記載の電力変換器。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]