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1. (WO2017207806) PUCE SÉCURISÉE
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N° de publication :    WO/2017/207806    N° de la demande internationale :    PCT/EP2017/063575
Date de publication : 07.12.2017 Date de dépôt international : 02.06.2017
CIB :
H01L 23/00 (2006.01), H01L 25/065 (2006.01), H01L 23/544 (2006.01)
Déposants : IRDETO B.V. [NL/NL]; Taurus Avenue 105 LS 2132 Hoofddorp (NL)
Inventeurs : DEKKER, Gerard Johan; (NL)
Mandataire : BOULT WADE TENNANT; Verulam Gardens 70 Gray's Inn Road London Greater London WC1X 8BT (GB).
PELLY, Jason Charles; (GB)
Données relatives à la priorité :
1609781.8 03.06.2016 GB
Titre (EN) SECURED CHIP
(FR) PUCE SÉCURISÉE
Abrégé : front page image
(EN)A method of individualizing a semiconductor chip of a batch of semiconductor chips with respective individualization data of the semiconductor chip, the method comprising, applying a plurality of circuit layouts to the semiconductor chip to form a plurality of circuits on the semiconductor chip, wherein for each circuit layout, said circuit layout is arranged such that, (a) the corresponding circuit, when triggered, falls into any one of two or more respective triggered states, and (b) one of the two or more respective triggered states is a respective preferred state defined by said circuit layout, wherein the plurality of respective preferred states of the circuits in the plurality of circuits encode the individualization data, and wherein each individualized semiconductor chip of the batch of semiconductor chips comprises a generic circuit.
(FR)Cette invention concerne un procédé d'individualisation d'une puce de semi-conducteur d'un lot de puces de semi-conducteur avec des données d'individualisation respectives de la puce de semi-conducteur, le procédé comprenant : l'application d'une pluralité de dispositions de circuit sur la puce de semi-conducteur pour former une pluralité de circuits sur la puce de semi-conducteur, où, pour chaque disposition de circuit, ladite disposition de circuit est agencée de telle sorte que (a) le circuit correspondant, lorsqu'il est déclenché, entre dans l'un quelconque d'au moins deux états déclenchés respectifs, et (b) l'un desdits états déclenchés respectifs est un état préféré respectif défini par ladite disposition de circuit, la pluralité d'états préférés respectifs des circuits de pluralité de circuits codant les données d'individualisation, et chaque puce de semi-conducteur individualisée du lot de puces de semi-conducteur comprenant un circuit générique.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)