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1. (WO2017207197) DISPOSITIF DE CONTRÔLE
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N° de publication : WO/2017/207197 N° de la demande internationale : PCT/EP2017/060502
Date de publication : 07.12.2017 Date de dépôt international : 03.05.2017
CIB :
G05B 19/042 (2006.01) ,G06F 1/08 (2006.01)
G PHYSIQUE
05
COMMANDE; RÉGULATION
B
SYSTÈMES DE COMMANDE OU DE RÉGULATION EN GÉNÉRAL; ÉLÉMENTS FONCTIONNELS DE TELS SYSTÈMES; DISPOSITIFS DE CONTRÔLE OU D'ESSAIS DE TELS SYSTÈMES OU ÉLÉMENTS
19
Systèmes de commande à programme
02
électriques
04
Commande à programme autre que la commande numérique, c.à d. dans des automatismes à séquence ou dans des automates à logique
042
utilisant des processeurs numériques
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
1
Détails non couverts par les groupes G06F3/-G06F13/89
04
Génération ou distribution de signaux d'horloge ou de signaux dérivés directement de ceux-ci
08
Générateurs d'horloge ayant une fréquence de base modifiable ou programmable
Déposants : DSPACE DIGITAL SIGNAL PROCESSING AND CONTROL ENGINEERING GMBH[DE/DE]; Rathenaustr. 26 33102 Paderborn, DE
Inventeurs : KLEMM, Matthias; DE
Données relatives à la priorité :
10 2016 006 361.030.05.2016DE
Titre (EN) INSPECTION DEVICE
(FR) DISPOSITIF DE CONTRÔLE
(DE) ÜBERPRÜFUNGSVORRICHTUNG
Abrégé :
(EN) The invention relates to an inspection device (10) for testing at least one first control unit, wherein the inspection device (10) in particular comprises: one first clock transmitter (312), which is designed to generate a first periodic clock signal (Tp1) from the first time signal (Ts1) and to output the first periodic clock signal (Tp1) to a first PLL (191); and wherein the inspection device (10) furthermore comprises: (a) a first oscillator (161), which is designed to generate a second periodic clock signal (Tp2) and to output the second periodic clock signal (Tp2) to a second PLL (192), and (b) a first clock (166), which is, first of all, connected by means of a clock signal line to the first multiplexer (164) and, second of all, designed to forward a first clock signal (Tc1) to a first input-output unit (171) and/or the first computing unit (Cn1), wherein a first multiplexer input of the first multiplexer (164) is connected to a first PLL output of the first PLL (191) in order to transfer a first frequency-stabilized clock signal (Tp11) in the direction of the first multiplexer (164), and wherein a second multiplexer input of the first multiplexer (164) is connected to a second PLL output of the second PLL (192) in order to transfer a second frequency-stabilized clock signal (Tp22) in the direction of the first multiplexer (164), and wherein the first switchover signal (Tr1) is provided in order to control the first multiplexer (164) such that, depending on a state of the switchover signal (Tr1), either the first frequency-stabilized clock signal (Tp11) or the second frequency-stabilized clock signal (Tp22) can be forwarded to the first clock (166) by means of the first multiplexer (164).
(FR) L’invention concerne un dispositif de contrôle (10) destiné à tester au moins un premier appareil de régulation. Le dispositif de contrôle (10) comprend en particulier : une première unité d’émission de signal de synchronisation (312) qui est adaptée pour générer à partir du premier signal de temps (Ts1) un premier signal de synchronisation périodique (Tp1) et pour délivrer le premier signal de synchronisation périodique (Tp1) à une première boucle PLL (191). Le dispositif de contrôle comporte en outre : (a) un premier oscillateur (161) qui est adapté pour générer un second signal de synchronisation périodique (Tp2) et pour délivrer le second signal de synchronisation périodique (Tp2) à une seconde boucle PLL (192), et b) une première horloge (166) qui est d’une part reliée au premier multiplexeur (164) au moyen d’une ligne de signal de synchronisation et qui est d’autre part adaptée pour transmettre un premier signal d’horloge (Tc1) à une première unité d’entrée/sortie et/ou à la première unité de calcul (Cn1). Une première entrée de multiplexeur du premier multiplexeur (164) est reliée à une première sortie PLL de la première boucle PLL (191) pour transmettre un premier signal de synchronisation (TP11) stabilisé en fréquence au premier multiplexeur (164), et une seconde entrée de multiplexeur du premier multiplexeur (164) est reliée à une seconde sortie PLL de la seconde boucle PLL (192) pour transmettre un second signal de synchronisation (Tp22) stabilisé en fréquence au premier multiplexeur (164), et le premier signal de commutation (Tr1) est destiné à commander le premier multiplexeur (164) de telle sorte que soit le premier signal de synchronisation (TP11) stabilisé en fréquence soit le second signal de synchronisation (Tp22) stabilisé en fréquence peut être transmis à la première horloge (166) au moyen du premier multiplexeur (164) en fonction d’un état du signal de commutation (Tr1).
(DE) Gegenstand der Erfindung ist eine Überprüfungsvorrichtung (10) zum Testen mindestens eines ersten Regelungsgerätes, wobei die Überprüfungsvorrichtung (10) insbesondere umfasst: Eine erste Taktsendeeinheit (312), die eingerichtet ist, um aus dem ersten Zeitsignal (Ts1) ein erstes periodisches Taktsignal (Tp1) zu erzeugen und das erste periodische Taktsignal (Tp1) an eine erste PLL (191) auszugeben; und wobei die Überprüfungseinrichtung (10) des Weiteren umfasst: (a) einen ersten Oszillator (161), der eingerichtet ist, um ein zweites periodisches Taktsignals (Tp2) zu erzeugen und das zweite periodische Taktsignal (Tp2) an eine zweite PLL (192) auszugeben, und (b) eine erste Uhr (166), die einerseits mittels einer Taktsignalleitung mit dem ersten Multiplexer (164) verbunden ist und andererseits eingerichtet ist, um ein erstes Uhrensignal (Tc1) an eine erste Eingabe-Ausgabe-Einheit (171) und/oder die erste Recheneinheit (Cn1) weiterzuleiten, wobei ein erster Multiplexer-Eingang des ersten Multiplexers (164) mit einem ersten PLL-Ausgang der ersten PLL (191) zur Übertragung eines ersten frequenzstabilisierten Taktsignals (Tp11) in Richtung des ersten Multiplexer (164) verbunden ist, und wobei ein zweiter Multiplexer-Eingang des ersten Multiplexers (164) mit einem zweiten PLL-Ausgang der zweiten PLL (192) zur Übertragung eines zweiten frequenzstabilisierten Taktsignals (Tp22) in Richtung des ersten Multiplexers (164) verbunden ist, und wobei das erste Umschaltsignal (Tr1) vorgesehen ist, um damit den ersten Multiplexer (164) derart zu steuern, dass abhängig von einem Zustand des Umschaltsignals (Tr1) mittels des ersten Multiplexers (164) entweder das erste frequenzstabilisierte Taktsignals (Tp11) oder das zweite frequenzstabilisierten Taktsignals (Tp22) an die erste Uhr (166) weiterleitbar ist.
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Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)