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1. (WO2017206269) SUBSTRAT MATRICIEL ET PROCÉDÉ DE PRÉPARATION S'Y RAPPORTANT
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N° de publication :    WO/2017/206269    N° de la demande internationale :    PCT/CN2016/089601
Date de publication : 07.12.2017 Date de dépôt international : 11.07.2016
CIB :
H01L 27/12 (2006.01), H01L 21/77 (2017.01)
Déposants : SHENZHEN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD. [CN/CN]; NO.9-2, Tangming Rd, Guangming New District Shenzhen, Guangdong 518132 (CN)
Inventeurs : ZHOU, Zhichao; (CN).
XIA, Hui; (CN)
Mandataire : CHINA WISPRO INTELLECTUAL PROPERTY LLP.; Room A806 Zhongdi Building, China University of Geosciences Base, No.8 Yuexing 3rd Road, High-Tech Industrial Estate, Nanshan District Shenzhen, Guangdong 518057 (CN)
Données relatives à la priorité :
201610379712.8 01.06.2016 CN
Titre (EN) ARRAY SUBSTRATE AND PREPARATION METHOD THEREFOR
(FR) SUBSTRAT MATRICIEL ET PROCÉDÉ DE PRÉPARATION S'Y RAPPORTANT
(ZH) 阵列基板及其制备方法
Abrégé : front page image
(EN)An array substrate and a preparation method therefor. The array substrate comprises: a first insulating layer (12) arranged on a substrate (11); a source electrode pattern (13) arranged in the first insulating layer (12); an annular gate electrode pattern (14) arranged on the first insulating layer (12) and surrounding the periphery of the source electrode pattern (13); a second insulating layer (15) covering the annular gate electrode pattern (14); a semiconductor pattern (16) arranged in a surrounding area of the annular gate electrode pattern (14) and electrically connected to an exposed part of the source electrode pattern (13), wherein the semiconductor pattern (16) is further electrically insulated from the annular gate electrode pattern (14) by the second insulating layer (15); and a pixel electrode (17) arranged on the second insulating layer (15) and electrically connected to one side, far away from the substrate (11), of the semiconductor pattern (16). By means of the method, the width to length ratio of a channel can be increased, thereby increasing an on-state current.
(FR)La présente invention concerne un substrat matriciel et procédé de préparation s'y rapportant. Le substrat matriciel comprend : une première couche isolante (12) agencée sur un substrat (11) ; un motif d'électrode de source (13) agencé dans la première couche isolante (12) ; un motif d'électrode de grille annulaire (14) agencé sur la première couche isolante (12) et entourant la périphérie du motif d'électrode de source (13) ; une seconde couche isolante (15) recouvrant le motif d'électrode de grille annulaire (14) ; un motif semi-conducteur (16) agencé dans une zone environnante du motif d'électrode de grille annulaire (14) et électriquement connecté à une partie apparente du motif d'électrode de source (13), le motif semi-conducteur (16) étant en outre électriquement isolé du motif d'électrode de grille annulaire (14) par la seconde couche isolante (15) ; et une électrode de pixel (17) agencée sur la seconde couche isolante (15) et électriquement connectée à un côté, éloigné du substrat (11), du motif semi-conducteur (16). À l'aide du procédé, le rapport largeur/longueur d'un canal peut être augmenté, ce qui permet d'augmenter un courant à l'état passant.
(ZH)一种阵列基板及其制备方法。该阵列基板包括:第一绝缘层(12)设置于基板(11)上;源极图案(13)设置于第一绝缘层(12)内;环状栅极图案(14)设置于第一绝缘层(12)上且环绕于源极图案(13)的外围;第二绝缘层(15)覆盖于环状栅极图案(14)上;半导体图案(16)设置于环状栅极图案(14)的环绕区域内且与源极图案(13)的外露部分电性连接,半导体图案(16)与环状栅极图案(14)之间进一步由第二绝缘层(15)电性绝缘;像素电极(17)设置于第二绝缘层(15)上且与半导体图案(16)的远离基板(11)的一侧电性连接。通过上述方式,能够增加沟道的宽长比,进而提高开态电流。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)