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1. (WO2017200088) CIRCUIT DE RÉSEAU NEURONAL ET CIRCUIT INTÉGRÉ DE RÉSEAU NEURONAL
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N° de publication : WO/2017/200088 N° de la demande internationale : PCT/JP2017/018836
Date de publication : 23.11.2017 Date de dépôt international : 19.05.2017
CIB :
G06N 3/063 (2006.01)
Déposants : NATIONAL UNIVERSITY CORPORATION HOKKAIDO UNIVERSITY[JP/JP]; Kita 8-jyo Nishi 5-chome, Kita-ku, Sapporo-shi, Hokkaido 0600808, JP
Inventeurs : MOTOMURA Masato; JP
Mandataire : INTECT INTERNATIONAL PATENT OFFICE; Daiwa Kojimachi 4-chome Bldg. 4F, 4-7-2, Kojimachi, Chiyoda-ku, Tokyo 1020083, JP
OKU Kazuyuki; JP
Données relatives à la priorité :
2016-10069419.05.2016JP
2016-22227515.11.2016JP
Titre (EN) NEURAL NETWORK CIRCUIT AND NEURAL NETWORK INTEGRATED CIRCUIT
(FR) CIRCUIT DE RÉSEAU NEURONAL ET CIRCUIT INTÉGRÉ DE RÉSEAU NEURONAL
(JA) ニューラルネットワーク回路及びニューラルネットワーク集積回路
Abrégé : front page image
(EN) The purpose of the present invention is to provide an efficient and versatile neural network circuit while significantly reducing the size and cost of the circuit. The neural network circuit comprises: memory cells 1 which are provided in the same number as that of pieces of input data I, and each of which performs a multiplication function by which each piece of input data I consisting of one bit is multiplied by a weighting coefficient W; and a majority determination circuit 2 for performing an addition/application function by which the multiplication results of the memory cells 1 are added up, an activation function is applied to the addition result, and a piece of one-bit output data is outputted. Each of the memory cells stores the weighting coefficient, which is either "1" or "0," or "NC," whereby the memory cell outputs "1" when the piece of input data I is equal to the value stored therein, "0" when the value of the input data I is not equal to the value stored therein, or "NC" when "NC" is stored therein. The majority determination circuit 2 outputs "1" or "0" on the basis of the total number of memory cells 1 outputting "1" and the total number of memory cells 1 outputting "0."
(FR) L'objet de la présente invention est de réaliser un circuit de réseau neuronal efficace et polyvalent tout en réduisant de manière significative la taille et le coût du circuit. Le circuit de réseau neuronal comprend : des cellules de mémoire 1 qui sont disposées en un nombre identique à celui des morceaux de donnée d'entrée I, chacune d'entre elles exécutant une fonction de multiplication au moyen de laquelle chaque donnée d'entrée I constituée d'un bit est multipliée par un coefficient de pondération W; et un circuit de détermination de majorité 2 servant à exécuter une fonction d'addition/application au moyen de laquelle les résultats de la multiplication des cellules de mémoire 1 sont additionnés, une fonction d'activation est appliquée au résultat de l'addition, et un morceau de donnée de sortie à un bit est délivré en sortie. Chacune des cellules de mémoire stocke le coefficient de pondération, qui est égal soit à "1", soit à "0", soit à "NC", moyennant quoi la cellule de mémoire sort "1" lorsque le morceau de donnée d'entrée I est égal à la valeur stockée dans celle-ci, "0" lorsque la valeur de la donnée d'entrée I n'est pas égale à la valeur stockée dans celle-ci, et "NC" lorsque le "NC" est stocké dans celle-ci. Le circuit de détermination de majorité 2 sort "1" ou "0" en fonction du nombre total de cellules de mémoire 1 qui sortent "1" et du nombre total de cellules de mémoire 1 qui sortent "0".
(JA) 回路規模及びコストを大幅に縮小しつつ、効率的且つ多様性を有するニューラルネットワーク回路を提供する。 1ビットの入力データIと重み付け係数Wとを乗算する乗算機能を実現し且つ入力データIと同数のメモリセル1と、各メモリセル1における乗算結果を加算し且つ当該加算結果に活性化関数を適用して1ビットの出力データを出力する加算/適用機能を実現する多数判定回路2と、を備える。各メモリセル1は、「1」又は「0」である重み付け係数、或いは「NC」のいずれかを記憶し、入力データI=記憶値の場合に「1」を出力し、入力データIの値≠記憶値の場合に「0」を出力し、「NC」が記憶されている場合にはそれを出力する。多数判定回路2は、「1」を出力するメモリセル1の総数と「0」を出力するメモリセル1の総数とに基づいて「1」又は「0」を出力する。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)