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1. (WO2017189098) ÉLÉMENTS DE MÉMOIRE COMPORTANT UNE CIRCUITERIE D'ASSISTANCE D’ÉCRITURE D'AFFAIBLISSEMENT D'ÉLÉVATION DYNAMIQUE
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication :    WO/2017/189098    N° de la demande internationale :    PCT/US2017/021186
Date de publication : 02.11.2017 Date de dépôt international : 07.03.2017
CIB :
G11C 11/413 (2006.01), G11C 7/12 (2006.01), G11C 5/14 (2006.01)
Déposants : ALTERA CORPORATION [US/US]; 101 Innovation Drive San Jose, CA 95134 (US)
Inventeurs : KUMAR, Rajiv; (MY).
KOAY, Wei, Yee; (MY)
Mandataire : TSAI, Jason; (US)
Données relatives à la priorité :
15/140,188 27.04.2016 US
Titre (EN) MEMORY ELEMENTS WITH DYNAMIC PULL-UP WEAKENING WRITE ASSIST CIRCUITRY
(FR) ÉLÉMENTS DE MÉMOIRE COMPORTANT UNE CIRCUITERIE D'ASSISTANCE D’ÉCRITURE D'AFFAIBLISSEMENT D'ÉLÉVATION DYNAMIQUE
Abrégé : front page image
(EN)Integrated circuits with an array of memory cells are provided. Each memory cell may include at least one pair of cross-coupled inverters, write access transistors, and optionally a separate read port. The cross-coupled inverters in each memory cell may have a positive power supply terminal. The positive power supply terminal of each memory cell along a given column in the array may be coupled to a corresponding pull-up transistor. The pull-up transistor may receive a control signal from a pull-up weakening control circuit. The control signal may be temporarily elevated during write operations and may otherwise be driven back down to ground to help optimize read performance. The pull-up weakening control circuit may be implemented using a chain of n- channel transistors or a resistor chain.
(FR)L'invention concerne des circuits intégrés ayant un réseau de cellules de mémoire. Chaque cellule de mémoire peut comprendre au moins une paire d'onduleurs à couplage transversal, des transistors d'accès d'écriture, et éventuellement un port de lecture séparé. Les onduleurs à couplage transversal dans chaque cellule de mémoire peuvent avoir une borne d'alimentation électrique positive. La borne d'alimentation électrique positive de chaque cellule de mémoire le long d'une colonne donnée dans le réseau peut être couplée à un transistor d'élévation correspondant. Le transistor d'élévation peut recevoir un signal de commande à partir d'un circuit de commande d'affaiblissement d'élévation. Le signal de commande peut être temporairement élevé pendant des opérations d'écriture et peut autrement être abaissé à la masse pour aider à optimiser les performances de lecture. Le circuit de commande d'affaiblissement d'élévation peut être mis en œuvre à l'aide d'une chaîne de transistors à n canaux ou d'une chaîne de résistances.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)