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1. (WO2017187670) COMPOSANT À SEMI-CONDUCTEUR ET COMPOSANT DE CONVERSION DE PUISSANCE
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N° de publication :    WO/2017/187670    N° de la demande internationale :    PCT/JP2017/001444
Date de publication : 02.11.2017 Date de dépôt international : 18.01.2017
CIB :
H01L 29/78 (2006.01), H01L 29/12 (2006.01)
Déposants : MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310 (JP)
Inventeurs : ADACHI Kohei; (JP).
SUGAWARA Katsutoshi; (JP).
FUKUI Yutaka; (JP).
TANAKA Rina; (JP).
KONISHI Kazuya; (JP)
Mandataire : YOSHITAKE Hidetoshi; (JP).
ARITA Takahiro; (JP)
Données relatives à la priorité :
2016-088733 27.04.2016 JP
Titre (EN) SEMICONDUCTOR DEVICE AND POWER CONVERSION DEVICE
(FR) COMPOSANT À SEMI-CONDUCTEUR ET COMPOSANT DE CONVERSION DE PUISSANCE
(JA) 半導体装置および電力変換装置
Abrégé : front page image
(EN)The present invention provides a semiconductor device having trench gates, said semiconductor device comprising: trench bottom protection layers of a second conductivity type that are in contact with the bottoms of trenches provided to a semiconductor layer of a first conductivity type; and a depletion-suppressing layer of a first conductivity type that is provided between adjacent trench bottom protection layers, wherein the depletion-suppressing layer includes an intermediate point that is equidistant in the horizontal direction to each of the adjacent trench bottom protection layers, the depletion-suppressing layer is formed in a size that contacts neither the trenches nor the trench bottom protection layers, and the impurity concentration of the depletion-suppressing layer is set higher than that of the semiconductor layer.
(FR)La présente invention porte sur un composant à semi-conducteur ayant des grilles de tranchée, ledit composant à semi-conducteur comprenant : des couches de protection de fond de tranchée d'un second type de conductivité, lesquelles sont en contact avec les fonds de tranchées prévues sur une couche semi-conductrice d'un premier type de conductivité ; ainsi qu'une couche de suppression de déplétion d'un premier type de conductivité, laquelle est disposée entre des couches adjacentes de protection de fond de tranchée, la couche de suppression de déplétion comprenant un point intermédiaire qui est équidistant dans la direction horizontale de chacune des couches adjacentes de protection de fond de tranchée, la couche de suppression de déplétion étant formée en présentant une taille qui n'est pas en contact avec les tranchées ni avec les couches de protection de fond de tranchée, et la concentration en impuretés de la couche de suppression de déplétion étant fixée pour être plus grande que celle de la couche semi-conductrice.
(JA)本発明は、トレンチゲートを有する半導体装置において、第1導電型の半導体層に設けられたトレンチの底部に接する第2導電型のトレンチ底部保護層と、隣り合うトレンチ底部保護層間に設けられた第1導電型の空乏化抑制層を備え、空乏化抑制層は、隣り合うトレンチ底部保護層までの水平方向の距離が等しい中間点を含み、トレンチおよびトレンチ底部保護層の何れとも接しない大きさに形成され、その不純物濃度は半導体層よりも高く設定される。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)