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1. (WO2017186816) FONCTION NON CLONABLE PHYSIQUE (PUF) D'ARBITRAGE DE BASCULE BISTABLE LÉGÈRE FORTE POUR FPGA
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication :    WO/2017/186816    N° de la demande internationale :    PCT/EP2017/059987
Date de publication : 02.11.2017 Date de dépôt international : 26.04.2017
CIB :
G09C 1/00 (2006.01), H04L 9/32 (2006.01)
Déposants : THE QUEEN'S UNIVERSITY OF BELFAST [GB/GB]; University Road Belfast Antrim BT7 1NN (GB)
Inventeurs : GU, Chongyan; (GB).
HANLEY, Neil; (GB).
O'NEILL, Maire; (GB)
Mandataire : WALLACE, Alan; (GB)
Données relatives à la priorité :
1607614.3 29.04.2016 GB
Titre (EN) STRONG LIGHTWEIGHT FLIP-FLOP ARBITER PHYSICAL UNCLONABLE FUNCTION (PUF) FOR FPGA
(FR) FONCTION NON CLONABLE PHYSIQUE (PUF) D'ARBITRAGE DE BASCULE BISTABLE LÉGÈRE FORTE POUR FPGA
Abrégé : front page image
(EN)A physical unclonable function (PUF) device comprising two chains of sub-cells that provide two parallel signal paths between an input and an arbiter that generates a response bit depending on the relative timing of the signals arriving on each signal path. Each sub-cell comprises flip flops and multiplexers, the multiplexers being controlled by a challenge input. The device is well suited for implementation on an FPGA, particularly such that a respective sub-cell is implemented in each FPGA slice. The device requires relatively low hardware resources while yielding good uniqueness and reliability results.
(FR)L'invention concerne un dispositif de fonction non clonable physique (PUF) comprenant deux chaînes de sous-cellules qui produisent deux trajets de signaux parallèles entre une entrée et un élément d'arbitrage qui génère un bit de réponse en fonction de la synchronisation relative des signaux arrivant sur chaque trajet de signal. Chaque sous-cellule comprend des bascules bistables et des multiplexeurs, les multiplexeurs étant commandés par une entrée de défi. Le dispositif est bien adapté à une mise en œuvre sur un FPGA, notamment de telle sorte qu'une sous-cellule correspondante est mise en œuvre dans chaque tranche FPGA. Le dispositif nécessite relativement peu de ressources matérielles tout en offrant de bons résultats d'unicité et de fiabilité.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)