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1. (WO2017184966) SYSTÈME ET PROCÉDÉ D'ÉTALONNAGE DE RETARD DE TEMPORISATION ÉLECTRONIQUE

Pub. No.:    WO/2017/184966    International Application No.:    PCT/US2017/028815
Publication Date: Fri Oct 27 01:59:59 CEST 2017 International Filing Date: Sat Apr 22 01:59:59 CEST 2017
IPC: G01R 29/00
G01R 35/00
G06F 19/00
Applicants: UNIVERSITY OF FLORIDA RESEARCH FOUNDATION, INC.
Inventors: CONKLIN, John
SERRA, Paul, C.
Title: SYSTÈME ET PROCÉDÉ D'ÉTALONNAGE DE RETARD DE TEMPORISATION ÉLECTRONIQUE
Abstract:
L'invention concerne un système et un procédé pour mesurer ou étalonner un retard à travers un trajet de circuit dans un circuit intégré. Dans certains modes de réalisation, l'invention concerne un circuit de boucle à verrouillage de retard (DLL). Un circuit d'arbitrage dans la DLL compare la temporisation d'un signal d'horloge et une version retardée du signal d'horloge qui a traversé le trajet de circuit. Le pourcentage du signal d'horloge avec une caractéristique qui arrive avant la caractéristique correspondante de l'horloge retardée peut être une indication du temps de retard à travers le trajet par rapport à une période du signal d'horloge et utilisé comme rétroaction dans la DLL.