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1. (WO2017183352) PUCE À SEMI-CONDUCTEUR ET DISPOSITIF À SEMI-CONDUCTEUR LA COMPRENANT
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N° de publication : WO/2017/183352 N° de la demande internationale : PCT/JP2017/009440
Date de publication : 26.10.2017 Date de dépôt international : 09.03.2017
CIB :
H01L 21/822 (2006.01) ,H01L 21/82 (2006.01) ,H01L 23/12 (2006.01) ,H01L 27/04 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
77
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
78
avec une division ultérieure du substrat en plusieurs dispositifs individuels
82
pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
822
le substrat étant un semi-conducteur, en utilisant une technologie au silicium
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
77
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
78
avec une division ultérieure du substrat en plusieurs dispositifs individuels
82
pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23
Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
12
Supports, p.ex. substrats isolants non amovibles
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
Déposants : SOCIONEXT INC.[JP/JP]; 2-10-23 Shin-Yokohama, Kohoku-Ku, Yokohama-shi, Kanagawa 2220033, JP
Inventeurs : NAKAMURA Toshihiro; --
MOTEGI Isao; --
SHIMAZU Noriyuki; --
HIROSE Masanobu; --
FUKUNAGA Taro; --
Mandataire : MAEDA & PARTNERS; Shin-Daibiru Bldg. 23F, 2-1, Dojimahama 1-chome, Kita-ku, Osaka-shi, Osaka 5300004, JP
Données relatives à la priorité :
2016-08612522.04.2016JP
Titre (EN) SEMICONDUCTOR CHIP AND SEMICONDUCTOR DEVICE PROVIDED WITH SAME
(FR) PUCE À SEMI-CONDUCTEUR ET DISPOSITIF À SEMI-CONDUCTEUR LA COMPRENANT
(JA) 半導体チップおよびこれを備えた半導体装置
Abrégé :
(EN) A semiconductor chip (1), which has a core region (2), and an input/output (I/O) region (3) around the core region, is provided with a plurality of external connection pads (10) connected to I/O cells. The external connection pads (10) include a first pad group (11), the pads of which are connected to a same node, and a second pad group (12), the pads of which are connected to different nodes, respectively. The first and second pad groups (11, 12) are disposed by being aligned in the X direction along the outer side of the semiconductor chip (1), and a disposition pitch (P1) of the first pad group (11) is smaller than a disposition pitch (P2) of the second pad group (12).
(FR) L'invention concerne une puce à semi-conducteur (1), comportant une région centrale (2) et une région d'entrée/sortie (E/S) (3) autour de la région centrale, qui est pourvue d'une pluralité de plages de connexion externes (10) connectées à des cellules E/S. Les plages de connexion externes (10) comprennent un premier groupe de plages (11) dont les plages sont connectées à un même nœud, et un second groupe de plages (12) dont les plages sont connectées à des nœuds différents, respectivement. Les premier et second groupes de plages (11, 12) sont disposées en étant alignées dans une direction X le long du côté extérieur de la puce à semi-conducteur (1), et un pas de disposition (P1) du premier groupe de plages (11) est inférieur à un pas de disposition (P2) du second groupe de plages (12).
(JA) コア領域(2)とその周囲にあるI/O領域(3)とを有する半導体チップ(1)に、I/Oセルと接続された複数の外部接続パッド(10)が設けられている。複数の外部接続パッド(10)は、同一ノードに接続される第1パッド群(11)と、互いに異なるノードに接続される第2パッド群(12)とを含む。第1および第2パッド群(11,12)は半導体チップ(1)の外辺に沿うX方向に並べて配置されており、第1パッド群(11)の配置ピッチ(P1)は、第2パッド群(12)の配置ピッチ(P2)よりも小さい。
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)