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1. (WO2017172485) ÉGALISEUR À RETOUR DE DÉCISION
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N° de publication : WO/2017/172485 N° de la demande internationale : PCT/US2017/023824
Date de publication : 05.10.2017 Date de dépôt international : 23.03.2017
Demande présentée en vertu du Chapitre 2 : 09.08.2017
CIB :
H04L 25/03 (2006.01)
[IPC code unknown for H04L 25/03]
Déposants :
XILINX, INC. [US/US]; Attn: Legal Dept. 2100 Logic Drive San Jose, CA 95124, US
Inventeurs :
CHANG, Kun-Yung; US
LIM, Siok, Wei; US
TAN, Kee, Hian; US
Mandataire :
PARANDOOSH, David, A.; US
HSU, Frederick; US
LIU, Justin; US
Données relatives à la priorité :
15/084,35129.03.2016US
Titre (EN) DECISION FEEDBACK EQUALIZER
(FR) ÉGALISEUR À RETOUR DE DÉCISION
Abrégé :
(EN) An apparatus includes a decision feedback equalizer (FIG. 2, 206; FIG. 4, 206) configured to receive a parallel signal (FIG. 4, 214) generated based on a first clock (FIG. 3, ADC OUTPUT CLOCK). The decision feedback equalizer includes a first equalization block (FIG. 4, [DFE[0]] configured to receive a first symbol (FIG.3, ADC[0]) of a first set of parallel symbols (FIG. 3, ADC[0:N-1 ]) provided by the parallel signal during a first clock cycle [FIG. 3, 306] of the first clock. A decision feedback equalization is performed by the first equalization block to the first symbol to provide a first decision (FIG. 4, 422, D[0]) to a second equalization block. The second equalization block (FIG. 4, DFE[1 ]) is configured to receive a second symbol (FIG.3, ADC[1 ]) of the first set of parallel symbols and perform a decision feedback equalization to the second symbol using the first decision received from the first equalization block to provide a second decision (FIG. 4, 422, D[1 ]) during the first clock cycle.
(FR) La présente invention concerne un appareil comprend un égaliseur de rétroaction de décision (FIG. 2, 206 ; FIG. 4, 206) configuré pour recevoir un signal parallèle (FIG. 4, 214) généré sur la base d'une première horloge (FIG 3, ADC HORLOGE DE SORTIE). L'égaliseur à rétroaction de décision comprend un premier bloc d'égalisation (FIG. 4, [DFE [0]]] configuré pour recevoir un premier symbole (FIG. 3, ADC[0]) d'un premier ensemble de symboles parallèles (FIG. 3, ADC [0:N -1]) fournis par le signal parallèle pendant un premier cycle d'horloge [FIG. 3, 306] de la première horloge. Une égalisation de rétroaction de décision est effectuée par le premier bloc d'égalisation au premier symbole pour fournir une première décision (FIG. 4, 422, D[0]) à un second bloc d'égalisation. Le second bloc d'égalisation (FIG. 4, DFE [1]) est configuré pour recevoir un second symbole (FIG. 3, ADC [1]) du premier ensemble de symboles parallèles et effectuer une égalisation de rétroaction de décision sur le second symbole à l'aide de la première décision reçue du premier bloc d'égalisation pour fournir une seconde décision (FIG. 4, 422, D [1]) pendant le premier cycle d'horloge.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)