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1. (WO2017172304) APPAREIL ET PROCÉDÉ POUR UNE COHÉRENCE TLB PARESSEUSE

Pub. No.:    WO/2017/172304    International Application No.:    PCT/US2017/021247
Publication Date: Fri Oct 06 01:59:59 CEST 2017 International Filing Date: Thu Mar 09 00:59:59 CET 2017
IPC: G06F 12/02
Applicants: INTEL CORPORATION
Inventors: DOSHI, Kshitij A.
HUGHES, Christopher J.
Title: APPAREIL ET PROCÉDÉ POUR UNE COHÉRENCE TLB PARESSEUSE
Abstract:
La présente invention concerne un appareil et un procédé de gestion de la cohérence TLB. Par exemple, un mode de réalisation d'un processeur comprend : un ou plusieurs cœurs servant à exécuter des instructions et traiter des données ; une ou plusieurs mémoires cache de traduction d'adresses (TLB) chacune comprenant une pluralité d'entrées destinées à mettre en cache des traductions d'adresse virtuelle à physique utilisables par l'ensemble d'un ou de plusieurs cœurs lors de l'exécution des instructions ; un ou plusieurs compteurs d'époque programmés chacun avec une valeur d'époque spécifiée ; et une logique de validation TLB servant à valider un ensemble spécifié d'entrées TLB à des intervalles spécifiés par la valeur d'époque.