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1. (WO2017172302) CIRCUIT ET PROCÉDÉS DE MESURE DE RETARD D'INSERTION SYNCHRONE À MULTIPLES PUCES

Pub. No.:    WO/2017/172302    International Application No.:    PCT/US2017/021187
Publication Date: Fri Oct 06 01:59:59 CEST 2017 International Filing Date: Wed Mar 08 00:59:59 CET 2017
IPC: G11C 7/22
G11C 7/10
Applicants: ALTERA CORPORATION
Inventors: WALLICHS, Gary Brian
DUWEL, Keith E.
Title: CIRCUIT ET PROCÉDÉS DE MESURE DE RETARD D'INSERTION SYNCHRONE À MULTIPLES PUCES
Abstract:
L'invention concerne des circuits et des procédés pour mesurer avec précision une latence d'un chemin de données à travers de multiples mémoires tampons FIFO (FIFO 1 et FIFO 2) sur des puces à semi-conducteurs séparées (puce 1 et puce 2). Une latence de base de chaque FIFO peut être mesurée en mesurant une occupation moyenne de FIFO. La latence de base de chaque FIFO peut ensuite être ajustée à l'aide de quantités mesurées en utilisant les circuits et les procédés selon l'invention. Ces quantités peuvent comprendre : la différence de retard de phase entre des horloges de lecture et d'écriture FIFO (rclk" et wclk") ; et le retard d'insertion pour l'horloge de lecture FIFO. En outre, une différence de retard d'insertion de l'horloge d'échantillonnage entre les puces séparées peut être mesurée et utilisée pour ajuster ces quantités. La présente invention concerne également d'autres modes de réalisation et caractéristiques.