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1. (WO2017172296) APPAREIL ET PROCÉDÉ DE FILTRE DE SURVEILLANCE DE TRAFIC SENSIBLE AU PARTAGE
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N° de publication : WO/2017/172296 N° de la demande internationale : PCT/US2017/021093
Date de publication : 05.10.2017 Date de dépôt international : 07.03.2017
CIB :
G06F 12/0831 (2016.01) ,G06F 12/0811 (2016.01)
[IPC code unknown for G06F 12/0831][IPC code unknown for G06F 12/0811]
Déposants :
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, CA 95054, US
Inventeurs :
SURY, Samantika S.; US
BLANKENSHIP, Robert G.; US
STEELY JR, Simon C.; US
Mandataire :
WEBSTER, Thomas, C.; Nicholson Devos Webster & Elliott LLP 99 Almaden Boulevard Suite 710 San Jose, California 95113, US
Données relatives à la priorité :
15/088,92101.04.2016US
Titre (EN) SHARING AWARE SNOOP FILTER APPARATUS AND METHOD
(FR) APPAREIL ET PROCÉDÉ DE FILTRE DE SURVEILLANCE DE TRAFIC SENSIBLE AU PARTAGE
Abrégé :
(EN) An apparatus and method are described for a sharing aware snoop filter. For example, one embodiment of a processor comprises: a plurality of caches, each of the caches comprising a plurality of cache lines, at least some of which are to be shared by two or more of the caches; a snoop filter to monitor accesses to the plurality of cache lines shared by the two or more caches, the snoop filter comprising: a primary snoop filter comprising a first plurality of entries, each entry associated with one of the plurality of cache lines and comprising a N unique identifiers to uniquely identify up to N of the plurality of caches currently storing the cache line; an auxiliary snoop filter comprising a second plurality of entries, each entry associated with one of the plurality of cache lines, wherein once a particular cache line has been shared by more than N caches, an entry for that cache line is allocated in the auxiliary snoop filter to uniquely identify one or more additional caches storing the cache line.
(FR) L'invention concerne un appareil et un procédé de filtre de surveillance de trafic sensible au partage. Par exemple, un mode de réalisation d'un processeur comprend : une pluralité de mémoires caches, chacune des mémoires caches comprenant une pluralité de lignes de cache, dont au moins certaines doivent être partagées par au moins deux mémoires caches parmi les mémoires caches ; un filtre de surveillance de trafic pour surveiller des accès à la pluralité de lignes de cache partagées par lesdites mémoires caches, le filtre de surveillance de trafic comprenant : un filtre de surveillance de trafic primaire comprenant une première pluralité d'entrées, chaque entrée étant associée à une ligne de cache de la pluralité de lignes de cache et comprenant N identifiants uniques pour identifier de manière unique jusqu'à N mémoires caches de la pluralité de mémoires caches en cours de mémorisation de la ligne de cache ; un filtre de surveillance de trafic auxiliaire comprenant une seconde pluralité d'entrées, chaque entrée étant associée à une ligne de cache de la pluralité de lignes de cache et une fois qu'une ligne de cache particulière a été partagée par plus de N mémoires caches, une entrée pour cette ligne de cache est attribuée dans le filtre de surveillance de trafic auxiliaire pour identifier de manière unique une ou plusieurs mémoires caches supplémentaires mémorisant la ligne de cache.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)