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1. (WO2017172278) APPAREIL ET PROCÉDÉ DE RÉDUCTION DE PUISSANCE DYNAMIQUE DANS UN PROGRAMMATEUR UNIFIÉ
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N° de publication : WO/2017/172278 N° de la demande internationale : PCT/US2017/020962
Date de publication : 05.10.2017 Date de dépôt international : 06.03.2017
Demande présentée en vertu du Chapitre 2 : 30.01.2018
CIB :
G06F 9/38 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9
Dispositions pour la commande par programme, p.ex. unité de commande
06
utilisant un programme emmagasiné, c. à. d. utilisant une unité de stockage interne de l'équipement de traitement de données pour recevoir et conserver le programme
30
Dispositions pour exécuter des instructions machine, p.ex. le décodage des instructions
38
Exécution simultanée d'instructions
Déposants :
QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventeurs :
KULKARNI, Milind Ram; US
AL SHEIKH, Rami Mohammad A.; US
DAMODARAN, Raguram; US
Mandataire :
CICCOZZI, John L.; US
OLDS, Mark E.; US
PODHAJNY, Daniel; US
Données relatives à la priorité :
15/086,04930.03.2016US
Titre (EN) APPARATUS AND METHOD FOR DYNAMIC POWER REDUCTION IN A UNIFIED SCHEDULER
(FR) APPAREIL ET PROCÉDÉ DE RÉDUCTION DE PUISSANCE DYNAMIQUE DANS UN PROGRAMMATEUR UNIFIÉ
Abrégé :
(EN) A scheduler and method for dynamic power reduction, e.g., in a processor core, is proposed. In conventional processor cores for example, the scheduler precharges grant lines of many instructions only to discharge a great majority of the precharged lines in one cycle. To reduce power consumption, selective precharge and/or selective evaluation are proposed. In the selective precharge, the grant lines of instructions that will evaluate to false (e.g., invalid instructions) are not precharged in a cycle. In the selective evaluation, among the precharged instructions, instructions that are not ready are not evaluated in the same cycle. In this way, power consumption is reduced by avoiding unnecessary precharge and discharge.
(FR) L'invention concerne un programmateur et un procédé de réduction de puissance dynamique, par ex., dans un noyau de processeur. Dans des noyaux de processeurs conventionnels par exemple, le programmateur ne précharge des lignes d'attribution de plusieurs instructions que pour décharger une grande majorité des lignes préchargées dans un cycle. Pour réduire la consommation de puissance, l'invention propose une précharge sélective et/ou une évaluation sélective. Dans la précharge sélective, les lignes d'attribution d'instructions qui sont évaluées comme étant fausses (par ex., des instructions invalides) ne sont pas préchargées dans un cycle. Dans l'évaluation sélective, parmi les instructions préchargées, des instructions qui ne sont pas prêtes ne sont pas évaluées dans le même cycle. De cette manière, la consommation de puissance est réduite en évitant la précharge et la décharge inutiles.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)