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1. (WO2017172221) INTERFACE DE PLAN N À 2N DANS UNE ARCHITECTURE DE LECTEUR À SEMI-CONDUCTEURS (SSD)

Pub. No.:    WO/2017/172221    International Application No.:    PCT/US2017/020257
Publication Date: Fri Oct 06 01:59:59 CEST 2017 International Filing Date: Thu Mar 02 00:59:59 CET 2017
IPC: G06F 3/06
G06F 12/02
G11C 16/10
Applicants: INTEL CORPORATION
Inventors: MADRASWALA, Aliasgar
GUO, Xin
JORGENSEN, Joel
Title: INTERFACE DE PLAN N À 2N DANS UNE ARCHITECTURE DE LECTEUR À SEMI-CONDUCTEURS (SSD)
Abstract:
Selon la présente invention, un lecteur à semi-conducteurs comprend un dispositif de commande muni d'une interface matérielle comportant moins de plans de cellules de mémoire que ceux qui sont compris dans la mémoire non volatile. Par exemple, une interface matérielle de dispositif de commande peut comprendre une interface de plan 1N couplée à un dispositif de mémoire non volatile comportant des plans 2N de cellules de mémoire. Pour des transactions d'accès aux données entre le dispositif de commande et le dispositif de mémoire non volatile, des première et seconde séquences de commande consécutives de plan 1N sont interprétées comme une séquence de commande de plan 2N unique.