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1. (WO2017172124) SÉRIALISATION À BASE D'ARBITRE D'ÉVÉNEMENTS D'INTERRUPTION DE GESTION DE SYSTÈME DE PROCESSEUR
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N° de publication : WO/2017/172124 N° de la demande internationale : PCT/US2017/018939
Date de publication : 05.10.2017 Date de dépôt international : 22.02.2017
CIB :
G06F 13/24 (2006.01) ,G06F 15/16 (2006.01) ,G06F 13/14 (2006.01) ,G06F 9/48 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13
Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
14
Traitement de demandes d'interconnexion ou de transfert
20
pour l'accès au bus d'entrée/sortie
24
utilisant l'interruption
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
15
Calculateurs numériques en général; Équipement de traitement de données en général
16
Associations de deux ou plusieurs calculateurs numériques comportant chacun au moins une unité arithmétique, une unité programme et un registre, p.ex. pour le traitement simultané de plusieurs programmes
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13
Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
14
Traitement de demandes d'interconnexion ou de transfert
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9
Dispositions pour la commande par programme, p.ex. unité de commande
06
utilisant un programme emmagasiné, c. à. d. utilisant une unité de stockage interne de l'équipement de traitement de données pour recevoir et conserver le programme
46
Dispositions pour la multiprogrammation
48
Lancement de programmes; Changement de programmes, p.ex. par interruption
Déposants :
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventeurs :
JAYAKUMAR, Sarathy; US
Mandataire :
KOMENDA, J. Kyle; US
Données relatives à la priorité :
15/085,73430.03.2016US
Titre (EN) ARBITER BASED SERIALIZATION OF PROCESSOR SYSTEM MANAGEMENT INTERRUPT EVENTS
(FR) SÉRIALISATION À BASE D'ARBITRE D'ÉVÉNEMENTS D'INTERRUPTION DE GESTION DE SYSTÈME DE PROCESSEUR
Abrégé :
(EN) A processor includes cores to execute instructions, and circuitry to detect a system management interrupt (SMI) event on the processor, direct an indication of the SMI event to an arbiter on a controller hub, and receive an interrupt signal from the arbiter. The processor also includes an SMI handler to take action in response to the interrupt, and circuitry to communicate the interrupt signal to the cores. The cores include circuitry to pause while the SMI handler responds to the interrupt. The interrupt handler includes circuitry to determine that a second SMI event detected on the processor or controller hub is pending, and to take action in response. The interrupt handler includes circuitry to set an end-of-SMI bit to indicate that the interrupt handler has completed its actions. The controller includes circuitry to prevent the arbiter from issuing another interrupt to the processor while this bit is false.
(FR) La présente invention a trait à la sérialisation à base d'arbitre d'événements d'interruption de gestion de système de processeur. Un processeur comprend des cœurs servant à exécuter des instructions, et des circuits servant à détecter un événement d'interruption de gestion de système (SMI) sur le processeur, servant à orienter une indication de l'événement SMI vers un arbitre sur un concentrateur de contrôleur, et servant à recevoir un signal d'interruption de la part de l'arbitre. Le processeur comprend également un gestionnaire SMI servant à entreprendre une action en réponse à l'interruption, et des circuits servant à communiquer le signal d'interruption aux cœurs. Les cœurs comprennent des circuits de mise en pause pendant que le gestionnaire SMI répond à l'interruption. Le gestionnaire d'interruption comprend des circuits servant à déterminer qu'un second événement SMI détecté sur le processeur ou sur le concentrateur de contrôleur est en attente, et servant à entreprendre une action en réponse. Le gestionnaire d'interruption comprend des circuits servant à régler un bit de fin de SMI servant à indiquer que le gestionnaire d'interruption a achevé ses actions. Le contrôleur comprend des circuits servant à empêcher à l'arbitre d'émettre une autre interruption à destination du processeur tant que ce bit est faux.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)