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1. (WO2017172060) VALIDATION D'UN CODE DE CORRECTION D'ERREUR SUR PUCE D'UNE MÉMOIRE
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N° de publication : WO/2017/172060 N° de la demande internationale : PCT/US2017/017236
Date de publication : 05.10.2017 Date de dépôt international : 09.02.2017
CIB :
G06F 11/10 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
11
Détection d'erreurs; Correction d'erreurs; Contrôle de fonctionnement
07
Réaction à l'apparition d'un défaut, p.ex. tolérance de certains défauts
08
Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p.ex. en utilisant des codes de contrôle
10
en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p.ex. contrôle de parité, exclusion des 9 ou des 11
Déposants :
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventeurs :
HALBERT, John B.; US
BAINS, Kuljit S.; US
Mandataire :
O'ROURKE, Robert B.; US
Données relatives à la priorité :
15/089,31601.04.2016US
Titre (EN) VALIDATION OF MEMORY ON-DIE ERROR CORRECTION CODE
(FR) VALIDATION D'UN CODE DE CORRECTION D'ERREUR SUR PUCE D'UNE MÉMOIRE
Abrégé :
(EN) Embodiments are generally directed to validation of memory on-die error correction code. An embodiment of a memory device includes one or more memory arrays for the storage of data; control logic to control operation of the memory device; and ECC (error correction code) logic, including ECC correction logic to correct data and ECC generation logic to generate ECC code bits and store the ECC bits in the one or more memory arrays. In a validation mode to validate operation of the ECC logic, the control logic is to allow generation of ECC code bits for a first test value and disable generation of ECC code bits for a second test value.
(FR) De manière générale, les modes de réalisation concernent la validation d'un code de correction d'erreur sur puce d'une mémoire. Un mode de réalisation d'un dispositif mémoire comprend : une ou plusieurs matrice mémoire pour le stockage des données ; une logique de commande pour commander le fonctionnement du dispositif mémoire ; et une logique EEC (code de correction d'erreur) comprenant une logique de correction ECC pour corriger des données et une logique de génération ECC pour générer des bits de code ECC et stocker les bits ECC dans la ou les matrices mémoire. Dans un mode de validation permettant de valider le fonctionnement de la logique ECC, la logique de commande est conçue pour permettre la génération de bits de code ECC pour une première valeur de test et pour désactiver la génération de bits de code ECC pour une seconde valeur de test.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)