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1. (WO2017171974) GESTION DE PLAGES DE LIGNE DE CACHE SUSCEPTIBLES D'ERREUR DE CACHE DE CÔTÉ MÉMOIRE D'UNE MÉMOIRE DE SYSTÈME À MULTIPLES NIVEAUX

Pub. No.:    WO/2017/171974    International Application No.:    PCT/US2017/013442
Publication Date: Fri Oct 06 01:59:59 CEST 2017 International Filing Date: Sat Jan 14 00:59:59 CET 2017
IPC: G06F 11/07
G06F 12/0802
Applicants: INTEL CORPORATION
Inventors: YIGZAW, Theodros
RAJ, Ashok
SWANSON, Robert
KUMAR, Mohan J.
Title: GESTION DE PLAGES DE LIGNE DE CACHE SUSCEPTIBLES D'ERREUR DE CACHE DE CÔTÉ MÉMOIRE D'UNE MÉMOIRE DE SYSTÈME À MULTIPLES NIVEAUX
Abstract:
L'invention concerne un appareil qui comprend de la circuiterie de logique de contrôleur de mémoire pour l'interface avec un cache de côté mémoire d'une mémoire de système à multiples niveaux. La circuiterie logique de contrôleur de mémoire comprend de la circuiterie de suivi d'erreur servant à suivre des erreurs de plages de ligne de cache dans le cache de côté mémoire. La circuiterie logique de contrôleur de mémoire comprend aussi une circuiterie de liste de défaillances servant à stocker des identifiants de plages de ligne de cache défaillantes qui sont considérées comme excessivement susceptibles d'erreur. Le circuit logique de contrôleur de mémoire doit déclarer une demande ratée dans le cache de côté mémoire pour les demandes qui mappent vers des plages de ligne de cache identifiées dans la liste de défaillances.