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1. (WO2017171842) CELLULES DE TRANSISTOR COMPRENANT UN TROU D'INTERCONNEXION PROFOND RECOUVERT D'UN MATÉRIAU DIÉLECTRIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2017/171842 N° de la demande internationale : PCT/US2016/025593
Date de publication : 05.10.2017 Date de dépôt international : 01.04.2016
CIB :
H01L 29/78 (2006.01) ,H01L 21/336 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18
les dispositifs ayant des corps semi-conducteurs comprenant des éléments du quatrième groupe de la Classification Périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
334
Procédés comportant plusieurs étapes pour la fabrication de dispositifs du type unipolaire
335
Transistors à effet de champ
336
à grille isolée
Déposants :
INTEL CORPORATION [US/US]; 2200 Mission College Blvd. Santa Clara, California 95054, US
Inventeurs :
MORROW, Patrick; US
KOBRINSKY, Mauro J.; US
MEHANDRU, Rishabh; US
Mandataire :
HOWARD, James M.; US
Données relatives à la priorité :
Titre (EN) TRANSISTOR CELLS INCLUDING A DEEP VIA LINED WITH A DIELECTRIC MATERIAL
(FR) CELLULES DE TRANSISTOR COMPRENANT UN TROU D'INTERCONNEXION PROFOND RECOUVERT D'UN MATÉRIAU DIÉLECTRIQUE
Abrégé :
(EN) A transistor cell including a deep via that is at least partially lined with a dielectric material. The deep via may extend down to a substrate over which the transistor is disposed. The deep via may be directly connected to a terminal of the transistor, such as the source or drain, to interconnect the transistor with an interconnect metallization level disposed in the substrate under the transistor, or on at opposite side of the substrate as the transistor. Parasitic capacitance associated with the close proximity of the deep via metallization to one or more terminals of the transistor may be reduced by lining at least a portion of the deep via sidewall with dielectric material, partially necking the deep via metallization in a region adjacent to the transistor.
(FR) L'invention concerne une cellule de transistor comprenant un trou d'interconnexion profond qui est au moins partiellement recouvert d'un matériau diélectrique. Le trou d'interconnexion profond peut s'étendre vers le bas jusqu'à un substrat sur lequel est disposé le transistor. Le trou d'interconnexion profond peut être connecté directement à une borne du transistor, telle que la source ou le drain, pour interconnecter le transistor avec un niveau de métallisation d'interconnexion disposé dans le substrat sous le transistor, ou sur le côté opposé du substrat par rapport au transistor. La capacité parasite associée à la proximité immédiate de la métallisation du trou d'interconnexion profond d'une ou plusieurs bornes du transistor peut être réduite en recouvrant au moins une portion de la paroi latérale de trou d'interconnexion profond avec un matériau diélectrique, rétrécissant partiellement la métallisation du trou d'interconnexion profond dans une région adjacente au transistor.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)