Certains contenus de cette application ne sont pas disponibles pour le moment.
Si cette situation persiste, veuillez nous contacter àObservations et contact
1. (WO2017170867) DISPOSITIF SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication : WO/2017/170867 N° de la demande internationale : PCT/JP2017/013250
Date de publication : 05.10.2017 Date de dépôt international : 30.03.2017
Demande présentée en vertu du Chapitre 2 : 20.09.2017
CIB :
H01L 21/336 (2006.01) ,H01L 29/06 (2006.01) ,H01L 29/78 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18
les dispositifs ayant des corps semi-conducteurs comprenant des éléments du quatrième groupe de la Classification Périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
334
Procédés comportant plusieurs étapes pour la fabrication de dispositifs du type unipolaire
335
Transistors à effet de champ
336
à grille isolée
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
02
Corps semi-conducteurs
06
caractérisés par leur forme; caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
Déposants :
国立大学法人東北大学 TOHOKU UNIVERSITY [JP/JP]; 宮城県仙台市青葉区片平二丁目1番1号 2-1-1, Katahira, Aoba-ku, Sendai-shi, Miyagi 9808577, JP
Inventeurs :
莟 邦寛 TSUBOMI Kunihiro; JP
遠藤 哲郎 ENDOH Tetsuo; JP
村口 正和 MURAGUCHI Masakazu; JP
Mandataire :
吉田 正義 YOSHIDA Tadanori; JP
Données relatives à la priorité :
2016-07375231.03.2016JP
Titre (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体デバイス
Abrégé :
(EN) Provided is a semiconductor device which has a higher withstand voltage and is suppressed in decrease of the current. This semiconductor device 100 is provided with: a substrate 1; a buffer layer 2 that is formed on the substrate 1; a semiconductor layer 3 that is formed on the buffer layer 2; a body region 4 that is formed in a part of the surface layer of the semiconductor layer 3; a source region 5 that is formed in a part of the surface layer of the body region 4; a drain region 6 that is formed in a part of the surface layer of the semiconductor layer 3, said part being outside the body region 4; a gate insulating layer 7 that is formed to have a predetermined depth from the surface layer of the body region 4; a gate electrode 8 that is formed on the gate insulating layer 7; a source electrode 9 that is formed on the source region 5; a drain electrode 10 that is formed on the drain region 6; and an isolation region 11 that is formed up to a predetermined depth from the surface layer of the semiconductor layer 3 and isolates the body region 4 and the drain region 6 from each other.
(FR) L'invention concerne un dispositif semi-conducteur qui présente une tension de tenue supérieure et qui est supprimé lors de la diminution du courant. Ce dispositif semi-conducteur (100) comprend : un substrat (1) ; une couche tampon (2) qui est formée sur le substrat (1) ; une couche semi-conductrice (3) qui est formée sur la couche tampon (2) ; une région de corps (4) qui est formée dans une partie de la couche de surface de la couche semi-conductrice (3) ; une région de source (5) qui est formée dans une partie de la couche de surface de la région de corps (4) ; une région de drain (6) qui est formée dans une partie de la couche de surface de la couche semi-conductrice (3), ladite partie se trouvant à l'extérieur de la région de corps (4) ; une couche d'isolation de grille (7) qui est formée de manière à présenter une profondeur prédéterminée à partir de la couche de surface de la région de corps (4) ; une électrode de grille (8) qui est formée sur la couche d'isolation de grille (7) ; une électrode de source (9) qui est formée sur la région de source (5) ; une électrode de drain (10) qui est formée sur la région de drain (6) ; et une région d'isolation (11) qui est formée jusqu'à une profondeur prédéterminée à partir de la couche de surface de la couche semi-conductrice (3) et isole la région de corps (4) et la région de drain (6) l'une de l'autre.
(JA) 耐圧を高くし電流の低下を抑制した半導体デバイスを提供する。半導体デバイス100が、基板1と、基板1上に設けられたバッファー層2と、バッファー層2上に設けられた半導体層3と、半導体層3の表層の一部に設けられたボディー領域4と、ボディー領域4の表層の一部に設けられたソース領域5と、ボディー領域4外の半導体層3の表層の一部に設けられたドレイン領域6と、ボディー領域4の表層から所定の深さで設けられたゲート絶縁層7と、ゲート絶縁層7上に設けられたゲート電極8と、ソース領域5上に設けられたソース電極9と、ドレイン領域6上に設けられたドレイン電極10と、半導体層3の表層から所定の深さの間に設けられ、ボディー領域4とドレイン領域6とを分離する分離領域11と、を備える。
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)